或具有灵活大小的std_logic_vector的所有元素

Question

我有一个可配置大小的向量，例如

signal a_vector : std_logic_vector(size-1 downto 0);

其中size在配置文件中定义。我现在想做的是以[]的方式将a_vector的所有元素或为单独的std_logic

signal result : std_logic;
result <= a_vector(0) or a_vector(1) or ... or a_vector(size-1)
[GENERATE语句是否有办法做到这一点，我想不出来。

我有一个具有可配置大小的向量，例如信号a_vector：std_logic_vector（size-1降至0）；在配置文件中定义大小的位置。我现在想做的是OR OR all ...

Answer 1

如果使用的VHDL2008或更高版本具有内置的[reduced] and和or功能，则只需编写result <= or(a_vector);。