Verilog case 块不逐行执行

Question

我想在更改之前使用Output2的值，但是它先执行

Output <= 0;

，然后执行

Output1 <= Output2

。所以

Output2

的改变值写在

Output1

中。我对 Verilog 很陌生。任何帮助将不胜感激。
代码：

module exp (input x, input y, output reg [7:0] Output1, output reg [7:0] Output2);
always@(*)begin
    case(var)begin
        .
        .
        2'b10: begin
                    Output1 <= Output2;
                    Output2 <= 0;
               end
    endcase

end