SV测试平台的配置类

Question

我正在尝试为SV测试平台编写一个配置类，并希望直接从命令行决定我的事务类中的rand字段的随机化。我以为我可以在我的配置类中声明一个静态变量“mode”，它取1或0并将其分配给我的事务类中调用的rand_mode（rand_mode（mode））任务。这可能吗？如果是这样，我应该在配置类中将我的静态变量声明为bit（因为它只需要1或0）或布尔值？

Answer 1

SystemVerilog中没有布尔类型，您可以使用bit。而且没有必要让它静止。

另外，考虑使用UVM配置db，即使您的测试不是用UVM编写的。它具有配置值的内置命令行设置。