在verilog门级仿真中重置的意外“X”值

Question

我在综合后运行verilog网表的门级仿真来进行功能验证。但是，当模拟开始时它应为“0”时，复位值为“X”。从图中我们可以看到输入dsc_reset_b_r为0，但是在连接到逆变器之后，值变为'X'，这是不期望的。对于相同的设计和测试平台，rtl模拟工作完全正常Schematic from Simvision什么可以导致重置'X'？

Answer 1

没有其他来源驱动dsc_reset_b。我只是通过更改合成脚本意外修复了这个问题，但不确定哪个命令导致了问题。