如何在FPGA中的Verilog中找到2个脉冲之间的中间点？

Question

我试图在视频流中找到hsync脉冲之间的中点。在hsync脉冲之间有许多“像素时钟”。如何在两个同步脉冲之间的中点准确地获得脉冲或信号？基本上我希望能够找到屏幕的水平中心。这是我有的：

reg [30:0] count;
reg [30:0] counter;
wire left;

always @(posedge pixclk)
    begin
        if (hsync == 1'b1)
        begin
            count = counter;
            counter = 1'b0;
        end
        else
        begin
            counter = counter + 1;
        end
    end

assign left = (counter < (count / 2) ? 1'b1 : 1'b0);

首先，我不知道这在概念上是否是正确的方法。其次，如果hsync在一个以上的pixclk周期内保持低位，则计数将始终为零。只有当hsync脉冲的宽度恰好是一个时钟周期或更短时，它才会起作用。

Answer 1

第一：您应该在时钟部分使用非阻塞分配。 <=

在你的情况下，你告诉我你的hsync比像素时钟长。一种方法是在hsync为低电平时计数脉冲，并在高电平时存储结果。这将需要一个小的两态精细状态机（FSM）

但是我个人觉得制作精细状态机是一个需要避免的负担。所以这就是我要做的： 检测hysnc的边缘（当它变高或变低时）并在边缘之间计数。这是代码的核心：

reg hsync_one_cycle_delayed;

always @(posedge pixclk)
begin
    hsync_one_cycle_delayed <= hsync;

    if (hsync==1'b1 && hsync_one_cycle_delayed==1'b0)
    // We have a detected a rising edge on hsync
    begin
        count <= counter;
        counter <= 31'h0;
    end
    else
        counter <= counter + 1;
end

最后的一些说明：

• 它假设hsync与像素时钟同步。
• 这段代码没有复位，这似乎成为FPGA代码的标准，但我个人对此感到遗憾。