我想用Questasim 10.1启动一个单元延迟RTL仿真。我看了如何编译设计，我看到有一个选项是 +delay_mode_unit 用于编纂 verilog 文件。我的设计是 vhdl.
有没有这种设计的选项？
通过参考 Modelsim 10.1c用户手册- Chapter 7, Cell Libraries你可以找到Modelsim如何支持各种Verilog ASIC和FPGA单元库。单元延迟模式在手册后一页有解释。
关于VHDL，我找不到类似的部分，Modelsim有确认的支持。然而，在 Chapter 14, VHDL VITAL SDF您可以找到如何只为VITAL细胞启用定时。您可以阅读以下部分 SDF to VHDL Generic Matching 以获得更多帮助。
也可以看一下 Chapter 6, VITAL Usage and Compliance 关于如何为VHDL做一个工作设置。