为 Lattice ICE40 实例化 SB_IO_D 以用于 VDHL 中的输入时出错

Question

我正在使用 Lattice Ultra ICE5LP。我正在尝试使用其中一个 RGB 引脚作为常规输入 (in1_i)。我知道我必须实例化 SB_IO_OD。我正在使用VHDL。 我使用 Lattice Syntheis 工具时收到错误：无法更新模式为“in”的 in1_i。 VHDL-1358

为什么我会收到此错误？这是代码的一部分（相关部分）：

library sb_ice40_components_syn;
use sb_ice40_components_syn.components.all;

entity design is 
  port (
  ...
    add_i       : in    std_logic_vector(3 downto 0);
    in1_i       : in    std_logic;
    dat_b       : inout std_logic_vector(7 downto 0);
  ...
  );
end design;

architecture rtl_design of design is

  signal sig1_s : std_logic;

....

  PINA6: SB_IO_OD     
    generic map ( NEG_TRIGGER => '0',
                  PIN_TYPE    => "001001" )
    port map ( 
               DIN0 => sig1_s,  -- the internal signal to process and work with.
               OUTPUTENABLE => '0',
               PACKAGEPIN  => in1_i  
               );

Answer 1

PACKAGEPIN

是双向的。您正在尝试将其连接到作为输入的

in1_i

。您需要使用中间信号。