我正在为4位加法器减法器编写verilog代码。我正在使用结构设计。起初我已经为1位全加器编写了verilog代码。然后我用它来编写4位加法器减法器的代码。
module fadder (A, B, Cin, Sum, Cout);
input A, B;
input Cin;
output Sum;
output Cout;
wire t1,t2,t3,t4;
xor x1(t1,A,B);
xor x2(Sum,t1,Cin);
and g1(t2,A,B);
and g2(t3,B,Cin);
and g3(t4,Cin,A);
or g4(Cout,t2,t3,t4);
endmodule
module add_sub_4 (A, B, In, Res, Out);
input [3:0] A, B;
input In;
output [3:0] Res;
output Out;
wire t1,t2,t3,t4,t5,t6,t7;
xor x3(t3,B[0],In);
xor x4(t4,B[1],In);
xor x5(t5,B[2],In);
xor x6(t6,B[3],In);
fadder f5(A[0],t3,In,Res[0],t1);
fadder f6(A[1],t4,t1,Res[1],t2);
fadder f7(A[2],t5,t2,Res[2],t3);
fadder f8(A[3],t6,t3,Res[3],Out);
endmodule
你其实非常接近。您似乎不明白的是,在Verilog中,您的设计是在编译时合成的,而不是在运行时合成的。您无法有条件地实例化模块,因为在编译时我们不知道是否满足该条件。因此,在减法位为低的情况下,您的第一个语句并不真正有意义。将它放在always块中也没有意义,因为rtl已经在模块中定义。
但是,您的第二个语句包含该问题的大部分解决方案。当符号位为低时,加法器/减法器顶部的那些xors将保留输入的位,并且设计将简化为加法器。尝试单独使用第二个块。
在插入实例化模块中的值之前,使用XOR
门(在= 1时)使用补充B.
当in=0
,同样的B将被添加到A并且当in=1
时,~B将被添加到A.