我们是设计基于FPGA的卷积神经网络加速器的高年级学生。
我们建立了流水线架构。 （卷积，池化，卷积和池化），对于体系结构的这四个阶段，我们需要将一个特定的窗口和过滤器相乘。在第二个卷积层中有（5 * 5）* 6 * 16窗口并进行过滤。
到目前为止，我接受的解释不清楚。但是这里的主要问题是我们需要同时访问顺序存储在块ram中的5 * 5 * 6 * 16滤波器系数。但是在每个时钟，我都只能到达ROM上的一个特定地址。
我们可以采取什么方法？
我们可以采取什么方法？
您不想听到这些，但是唯一的解决方案是：回到开始并更改您的体系结构/代码。 （或运行非常缓慢）
除非您以主系统时钟频率的2400倍运行内存，否则您将无法顺序访问2400个系数。因此，可以说在100MHz RAM / ROM工作频率下，您的主系统必须以〜42KHz运行。
这是我在这些论坛上遇到的经常性主题。您做出了错误的决定，现在需要解决方案。最好是一个简单的。对不起，没有。