verilog中的浮点乘法问题

Question

对于给定的项目，我在verilog中遇到了浮点乘法。所以我在ISE 14.7中使用Xilinx的IP内核对于浮点IP内核GUI具有以下配置：

• 相乘
• 单个（指数宽度：8位，分数宽度：24）
• 无用法（在家庭优化中）
• 最大延迟（此处为8个时钟周期）

所以当我以ieee 754格式提供以下输入时

A = 0_0111111_000000000000000000000000（是一个）

B = 0_0111111_000000000000000000000000

8个时钟周期后的结果是：

0_0111110_100000000000000000000000

我的问题是为什么结果不是ieee 754格式的？谁错了？

Answer 1

2 * 2-> 4

[ieee 754 format具有1个符号，8位有偏指数和24位有效位（显式编码的23位）。

// A = 0_0111111_000000000000000000000000 (which is one)
   A = 0_01111110_00000000000000000000000 (which is 2.0)

// 0_0111110_100000000000000000000000
   0_01111101_00000000000000000000000  (4.0)