输入端口声明有两种尺寸

Question

我是SystemVerilog的新手，在我正在研究的项目中，我偶然发现了以下端口声明。从VHDL我知道一个大小的端口声明（例如一个8位向量）。但我不明白为什么指定了两种尺寸。有人可以向我解释一下吗？

提前致谢！

module foobar
    #(parameter PORTS = 1)
     (input [PORTS-1:0][15:0] id_map);
endmodule

Answer 1

SystemVerilog具有多个维度的数组数据类型（实际上是数组数组），并允许端口具有数组数据类型。

数组是SystemVerilog中的基本数据类型，我建议阅读它上面的一些教程。这是one good explanation。