Modelsim错误：找不到匹配'/ test / *'的对象

Question

我是modelsim和Verilog的新手。我设计了一个DFF（D触发器模块）和一个用于测试它的测试平台。但我无法理解为什么modelsim给我这个错误：

找不到匹配'/ test / *'的对象

测试台代码：

  // Testbench
  module test;

    reg clk;
    reg reset;
    reg d;
    wire q;
    wire qb;

    // Instantiate design under test
    dff DFF(.clk(clk), .reset(reset),
            .d(d), .q(q), .qb(qb));

    initial begin
      // Dump waves
      $dumpfile("dump.vcd");
      $dumpvars(1);

      $display("Reset flop.");
      clk = 0;
      reset = 1;
      d = 1'bx;
      display;

      $display("Release reset.");
      d = 1;
      reset = 0;
      display;

      $display("Toggle clk.");
      clk = 1;
      display;
    end

    task display;
      #1 $display("d:%0h, q:%0h, qb:%0h",
        d, q, qb);
    endtask
    endmoudle

DFF代码：

// Design
// D flip-flop
module dff (clk, reset,
  d, q, qb);
  input      clk;
  input      reset;
  input      d;
  output     q;
  output     qb;

  reg        q;

  assign qb = ~q;

  always @(posedge clk or posedge reset)
  begin
    if (reset) begin
      // Asynchronous reset when reset goes high
      q <= 1'b0;
    end else begin
      // Assign D to Q on positive clock edge
      q <= d;
    end
  end
endmodule

为了模拟我首先编译两个文件然后模拟测试台。在此之后，我进入波浪窗口并尝试将测试放入波浪中，但此时我得到了我在第一次提到的错误。

Answer 1

您的问题不在HDL上，您可能错过了完整的前缀。尝试

add wave 'sim:/test/*'

传递给add wave命令的路径是相对于在结构上选择的单位（视图 - >结构（z））。如果有疑问，可以通过转到Structure视图，右键单击测试平台并选择Copy来获取绝对路径。

Answer 2

问题在于优化。我使用以下代码模拟此代码：

vsim -novopt目的地

一切都很顺利。