Verilog HDL错误：非法的左侧分配

Question

我正在学习CPU设计和基本的Verilog HDL。我有一个在Fedora 29上运行tkgate的处理器，我设计了一个硬件RAM磁盘。我无法测试RAM，但已决定用HDL RAM磁盘替换它。每当我尝试模拟电路时，我都会收到错误： RAM_HDL，第17行：在左侧分配中非法使用'w7'。 这是我的RAM代码：

module RAM_HDL(RAM, Data_In, Data_Out, Address, RW);  
    reg [15:0] RAM [127:0];  
    wire [15:0] Data_In;  
    wire [15:0] Data_Out;  
    wire [7:0] Address;  
    wire RW;  

    initial  
        $readmemb("RAM_DATA.BIN", RAM);  

    always @(*)  
        begin  
            if (RW)  
                RAM[Address] <= Data_In;  
            Data_Out <= Address;  
        end  

   endmodule  

错误在第17行：

Data_Out <= Address;  

Answer 1

我相信您的一个问题是尝试在始终块中分配线类型。尝试将Data_Out的声明更改为reg而不是wire。下面的两个例子为我编写：

module RAM_HDL(Data_In, Data_Out, Address, RW);  
reg [15:0] RAM [127:0];  
input wire [15:0] Data_In;  
output reg [15:0] Data_Out;  
input wire [7:0] Address;  
input wire RW;  

initial  
    $readmemb("RAM_DATA.BIN", RAM);  

always @(*)  
    begin  
        if (RW)  
            RAM[Address] <= Data_In;  
        Data_Out <= Address;  
    end  

endmodule  

注意这些变化。输入和输出在端口上声明。 ram数组不是端口之一，data_out是reg。

另一个选择是将数据分配移出always块之外并将其保存为连线：

module RAM_HDL(Data_In, Data_Out, Address, RW);  
reg [15:0] RAM [127:0];  
input wire [15:0] Data_In;  
output wire [15:0] Data_Out;  
input wire [7:0] Address;  
input wire RW;  

initial  
    $readmemb("RAM_DATA.BIN", RAM);  

always @(*)  
    begin  
        if (RW)  
            RAM[Address] <= Data_In;    
    end  
assign Data_Out = Address;

endmodule  

变化大致相同。输入输出声明和ram数组从端口列表中删除。然而，Data_Out现在被分配在always块之外，因此它可以保持连线。

Answer 2

以下代码至少编译：

module RAM_HDL(Data_In, Data_Out, Address, RW);

reg [15:0] RAM [127:0];    
input [15:0] Data_In;  
output [15:0] Data_Out;  
input [7:0] Address;  
input RW;  

initial  
  $readmemb("RAM_DATA.BIN", RAM);  

always @(*)  
  begin  
    if (RW)  
      RAM[Address] <= Data_In;  
  end  
assign Data_Out = RAM[Address];  

endmodule