我正在使用包含我的参数的 `inculde "file.svh" 指令模拟 SystemVerilog 设计。当我更新 file.svh 并单击在 Modelsim 中重新启动仿真时，参数不会更新，直到我结束仿真并再次启动它，或者如果我删除设计本身并再次添加并重新编译它。有没有更方便的方法呢？谢谢。
我期待参数会在重启后得到更新。