从 Kintex 7 KC705 FPGA BOARD 的 LCD 引脚提取 3 个 TTL 信号

Question

我使用 Kintex7 kc705 FPGA 板生成 3 个 TTLS 信号（位）以控制 RF 开关。接下来我想从 LCD 引脚（FPGA 板上的 J31）提取这三个信号，其中包含 14 个引脚（13 个是 GND，第 14 个是 VCC 5V 引脚）。我尝试使用三个引脚，并按如下方式编写了约束文件（我的 3 个信号是 ctrl_1 、 ctrl_2 、 ctrl_3 ）：

set_property PACKAGE_PIN Y10 [get_ports {ctrl_1[0]}] #1 on LCD PORTS
set_property IOSTANDARD  LVCMOS15 [get_ports {ctrl_1[0]}] 
 
set_property PACKAGE_PIN AA10 [get_ports {ctrl_2[0]}]  #3  on LCD PORTS
set_property IOSTANDARD LVCMOS15 [get_ports {ctrl_2[0]}]


set_property PACKAGE_PIN AB10 [get_ports {ctrl_3[0]}]  #9  on LCD PORTS
set_property IOSTANDARD LVCMOS15 [get_ports {ctrl_3[0]}]

############################ DEBUG D'UNE ERREUR ######################################
####################################################################################3
set_property SEVERITY {warning}[get_drc_checks NSTD-1]
set_property SEVERITY {warning}[get_drc_checks UCIO-1]

问题是每当我尝试生成比特流时都会收到此错误：

[DRC NSTD-1] 未指定的 I/O 标准：18 个逻辑端口中的 3 个使用 I/O 标准 (IOSTANDARD) 值“DEFAULT”，而不是用户分配的特定值。这可能会导致 I/O 争用或与电路板电源或连接不兼容，从而影响性能、信号完整性，或者在极端情况下会导致设备或其连接的组件损坏。要纠正此违规行为，请指定所有 I/O 标准。除非所有逻辑端口都定义了用户指定的 I/O 标准值，否则该设计将无法生成比特流。要允许使用未指定的 I/O 标准值创建比特流（不推荐），请使用以下命令：set_property SEVERITY {Warning} [get_drc_checks NSTD-1]。注意：使用 Vivado Runs 基础架构（例如 launch_runs Tcl 命令）时，请将此命令添加到 .tcl 文件中，并将该文件添加为实现运行的 write_bitstream 步骤的预挂钩。有问题的端口：ctrl_1、ctrl_2 和 ctrl_3。

[DRC UCIO-1] 无约束逻辑端口：18 个逻辑端口中的 3 个没有用户分配的特定位置约束 (LOC)。这可能会导致 I/O 争用或与电路板电源或连接不兼容，从而影响性能、信号完整性，或者在极端情况下会导致设备或其连接的组件损坏。要纠正此违规行为，请指定所有引脚位置。除非所有逻辑端口都定义了用户指定的站点 LOC 约束，否则该设计将无法生成比特流。要允许使用未指定的引脚位置创建比特流（不推荐），请使用以下命令：set_property SEVERITY {Warning} [get_drc_checks UCIO-1]。注意：使用 Vivado Runs 基础架构（例如 launch_runs Tcl 命令）时，请将此命令添加到 .tcl 文件中，并将该文件添加为实现运行的 write_bitstream 步骤的预挂钩。有问题的端口：ctrl_1、ctrl_2 和 ctrl_3。

任何人都可以帮我修复这些错误吗？

我尝试将 IOSTANDARD 从 LVCMOS15 更改为 LVCMOS 18,25,33，但没有成功。

Answer 1

该消息表明 FPGA 有 18 个顶级端口，其中 3 个没有位置 (PACKAGE_PIN) 或 IOSTANDARD 约束。您需要为 FPGA 的每个顶层 IO 提供这两个约束。
就像您在这里为这三个 IO 所做的那样。

set_property PACKAGE_PIN Y10 [get_ports {ctrl_1[0]}] #1 on LCD PORTS
set_property IOSTANDARD  LVCMOS15 [get_ports {ctrl_1[0]}] 
 

set_property PACKAGE_PIN AA10 [get_ports {ctrl_2[0]}]  #3  on LCD PORTS
set_property IOSTANDARD LVCMOS15 [get_ports {ctrl_2[0]}]


set_property PACKAGE_PIN AB10 [get_ports {ctrl_3[0]}]  #9  on LCD PORTS
set_property IOSTANDARD LVCMOS15 [get_ports {ctrl_3[0]}]

信号 ctrl_1、ctrl_2、ctrl_1 看起来像是数组/向量，因此它们实际上是每个端口上的多个端口。数组/向量的每个元素都需要有一个约束。