接下来是对信号 q 的 100% 赋值。就是一个简单FSM中的输出过程。
always @(posedge clk) begin
if (rst == 1'b1) begin
q <= 1'b0;
end else begin
case (state)
FSM_RESET:
begin
q <= 1'b0;
end
WAITING_FOR_RISING_EDGE:
begin
q <= 1'b0;
end
LOCKING_OUT_FALLING_EDGES:
begin
q <= 1'b1;
end
ALLOWING_FALLING_EDGE:
begin
q <= 1'b1;
end
default:
begin
q <= 1'b0;
end
endcase
end
end
这个信号明显不是双驱动的
为什么 Vivado 给我 DRC MDRV-1 多驱动器网络?