我正在尝试在 Vivado 上合成 Rocket-Chip。我能够在 Vivado 上运行仿真并获得所需的结果。但是，当我综合相同的设计并运行综合后仿真时，我不会得到相同的结果。我使用了在 vsim 目录中运行“make verilog”后生成的 2 个文件。对于综合，我定义了变量“SYNTHESIS”。我可能会遗漏哪些东西以获得适当的结果？
您应该先生成 Verilog 输出，将其合并到您的系统或 SoC 中，然后像往常一样将其传递给 Vivado
我也想模拟火箭核心。有一个文件名 freechips。火箭芯片。系统。默认配置。 V 我正在使用 gtkwave... 但是我很困惑 testbench 在哪里以及分析火箭核心模拟的方法是什么