Verilog，使用循环检查数组中的所有值

Question

调用数组

logic [7:0] data_match[1:0];

这是在

always_comb

块中分配的值。这些值可以是以下之一：

localparam      MATCHE_PASS  = 2'b00; // match success
localparam      MATCHE_FAIL  = 2'b01; // match failed
localparam      MATCHE_NA    = 2'b10; // match not applicable

现在在

always_comb

块中，我为此赋值：

logic design_fault;

现在，如果

design_fault

内的 值为

data_match

，则

MATCHE_FAIL

为 1'b1。否则，它是 1'b0。

Answer 1

使用

inside

运算符。请参阅 IEEE 1800-2017 SystemVerilog LRM 中的11.4.13 设置成员运算符

部分

design_fault = MATCHE_FAIL inside {data_match};

Answer 2

我认为首先你需要纠正你的数组定义，它应该是

logic [1:0] data_match[7:0];

因为数组的每个元素都应该是 2 位。