在系统verilog中是否可以在接口内编写任务/函数

Question

在接口内部通常我们声明时钟块和modport，所以我的问题是可以在接口内部声明任何任务或函数。

如果是，请告诉我任何示例场景。

Answer 1

是的，可以在

interface

中声明任务和函数。

请参阅 IEEE Std 1800-2023，部分 25.7 界面中的任务和功能。 Std. 中有代码示例。