为什么 RTL 没有响应我的 UVM 测试平台?

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我正在尝试构建一个简单的 UVM 测试平台来测试 64 位 RSA 程序,但我无法从 DUT 获得任何响应。现在,我只想将随机明文数据发送到程序中并接收解密的输出,该输出应该与我发送的输入相匹配。但是,当我查看波形时,测试台正在发送随机明文消息(“消息”) ')和时钟信号到 DUT,但 DUT 似乎根本没有响应。我不断得到“0”作为解密消息的输出。我希望能有新的眼光来告诉我哪里错了。预先感谢您。

我在 EDA Playground 上的代码

目前,我有一个简单的 UVM 测试平台,其中包含所有必要的组件及其阶段。现在,我希望将随机明文消息发送到 DUT 并检索与我发送的输入相匹配的输出“decrypted_msg”。但是,当我这样做时,我只是得到零作为我的输出,因为 DUT 没有“似乎对我的测试平台有反应。

verilog system-verilog uvm edaplayground
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首先两个重置问题:

  1. 设计使用低电平有效复位逻辑,但测试台使用高电平有效复位。
  2. 主动复位脉冲宽度应足以进行正确采样。

该设计似乎存在逻辑问题。修复重置问题后进行调试。

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