如何修复此 foreach 循环变量语法错误？

Question

我正在尝试在 SystemVerilog 中使用

foreach

。我在这里做错了什么？

`define size 3:0 //variable

module tb;
  reg [7:0] temp;
  initial begin
    temp=8'd25;
    $display("%d",temp[`size]);
    foreach((temp[`size])[i])
      $display("%d",temp[i]);
    (temp[`size])[i]=1'b0;
  end
endmodule

Answer 1

该语法对于

foreach

来说是不正确的。您只是想使用

[i]

。

`define size 3:0 //variable

module tb;
  reg [7:0] temp;
  initial begin
    temp=8'd25;
    $display("%d",temp[`size]);
    foreach(temp[i])
      $display("%d",temp[i]);
  end
endmodule

输出：

 9
0
0
0
1
1
0
0
1