如何在 Verilog 中表示大延迟？

Question

我想在我的 Verilog 测试平台中使用 5 秒的延迟。然而，时间缩放为 1ns/1ps。我不想改变这个缩放比例，因为它会影响我的时钟。

那么，如何才能写出易于阅读的5秒延迟呢？喜欢#5e9？

Answer 1

你必须使用真正的文字

#5.0e9

更好的是使用 SystemVerilog 并编写

#5s