uvm 相关问题

通用验证方法论

错误 VCP2000“语法错误。意外的标记：初始。” “测试台.sv”50 7

我无法在这里找到确切的错误，有人可以帮助我吗？ `包含“uvm_macros.svh” 导入 uvm_pkg::*; 类 my_driver 扩展 uvm_driver； `uvm_component_utils(my_driver)

syntax-error system-verilog uvm vlsi

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在UVM中我们可以用base1_test覆盖base_test吗？其他一切保持不变？

我有一个测试台，其中有 10 个测试（文件），这些测试（文件）源自我的“base_test”（base_test 扩展了 uvm_test）。假设我添加了一个特殊模式“base_1_test”，其中“base_1_test”源自“base_test”。不...

system-verilog uvm

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单个对象中可以有两个“uvm_tlm_b_target_socket”和两个相应的“b_transport”实现吗？

我有一个要求，我需要在类中有两个 uvm_tlm_b_target_socket，因为它将从两个不同的代理接收交易。我需要处理从两个套接字接收到的数据

uvm

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APB 驱动程序 run_phase 逻辑的 UVM 测试平台

在下面的driver_class run_phase代码中，我无法理解如何编写将事务发送到DUT的逻辑。我们可以在驱动程序类中手动给出 Penable、Psel、Pready 值吗...

verilog system-verilog uvm vlsi amba

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如何在 `uvm_object_utils

我创建这样的序列类： `define SEQ_NAME(sub_name) ``sub_name``_test_seq 类base_sequence扩展uvm_sequence； `uvm_object_utils（基本序列） ...... 末级类 `SEQ_NAME(...

macros verilog system-verilog uvm

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如何在系统 verilog 中随机化没有默认值的变量

我想要一个类，我想将所有 rand 变量放入一些默认值，只有当它们从句柄中分配非默认值时，这些变量才应该被随机化例子类型定义...

constraints system-verilog uvm

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UVM 强制使用时钟块

我想使用以下 SystemVerilog 概念：时钟块：为了避免驱动程序和监视器之间的竞争条件，我希望将其放在界面的中心位置 modport：通常（e...

system-verilog verification uvm

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关于UVM中的Configdb设置和获取问题

我的问题是当我在 my_test 类中进行设置并进入 componentA 类时，但是 get 引起了问题，因为我试图分配 compA 实例名称，即 compA[0] compA[1] 分配给

system-verilog uvm

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UVM：驱动程序和程序分配非法组合警告

我的芯片中有一个用于一小块的 UVM 测试平台。其中有一个带有驱动程序的代理，用于在虚拟接口上驱动数据，如下所示：接口 my_if（输入位 cl...

system-verilog uvm

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对 uvm_reg 对象数组使用 uvm_reg_file 更好，还是在 uvm_reg_block 中声明一个数组更好？

我试图证明使用 uvm_reg_file 的合理性，但这会比我仅在 uvm_reg_block 类中声明“uvm_reg”对象的数组添加额外的层次结构。我不解释...

uvm

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UVM 试剂 - 单个/多个？

我想测试具有以下端口的接收器：上图中箭头的详细信息：控制/状态寄存器： 16x32位输入信号（16个控制寄存器） 16x32bit 输出信号 (

architecture verification uvm

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UVM RAL：NULL 指针取消引用

我是使用 UVM RAL 的初学者。我正在尝试使用 UVM_BACKDOOR 通过 DUT 寄存器进行访问。我认为这不需要适配器和预测器。我这样想也许是错误的。下面是我的代码

verilog system-verilog verification uvm

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为什么 RTL 没有响应我的 UVM 测试平台？

我正在尝试构建一个简单的 UVM 测试平台来测试 64 位 RSA 程序，但我无法从 DUT 获得任何响应。现在，我只想将随机明文数据发送到pr...

verilog system-verilog uvm edaplayground

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启动序列时限制交易类型

我想在供应商提供的 VIP 的定序器上启动内置 UVM 序列并约束生成项目的类型。问题是，sequencer 生成的类类型具有...

system-verilog uvm

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print_config 不显示值

我正在尝试调试一些遗留的 UVM 代码，但无法弄清楚发生了什么。不管怎样，在我的努力过程中，我遇到了这个函数，print_config(1)，它应该打印出配置数据库

system-verilog uvm

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监视器/驱动程序与其 BFM 之间的虚拟接口？？？它们实际上是什么，有人可以解释一下吗？

我正在阅读 UVM 食谱，我对监视器、驱动程序及其 BFM 之间的虚拟接口连接感到困惑。这是否意味着可以有多个驱动程序或监视器，或者这是独立的...

system-verilog uvm

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参数化测试类的非过程上下文中包含动态数据的结构

SV/UVM 中的以下代码会产生代码后显示的 VCS 编译错误。 typedef 枚举 int { ABC, 防御，生长激素指数, 。。。 } 枚举_t 类 some_test #(类型 T=uvm_test) 扩展 T; `

system-verilog uvm

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系统verilog UVM：参数化测试类的非过程上下文中包含动态数据的结构

下面的 SV/UVM 代码会产生 VCS 编译错误，如代码后所示。 typedef 枚举 int { ABC, 防御，生长激素指数, 。。。 } 枚举_t 类 some_test #(类型 T=uvm_test) 扩展 T; `

system-verilog uvm

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你可以在易失性的reg上使用uvm_reg.get()吗？

我不清楚当您使用 uvm_reg.get() 获取包含一个或多个易失性 uvm_reg_field 的寄存器的值时会发生什么。我预计 uvm_reg.get() ...

system-verilog uvm

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UVM hdl 访问函数的 hdl 路径中的正则表达式

我想知道我可以使用正则表达式（正则表达式）作为 UVM 中任何 HDL 访问函数（如 uvm_hdl_deposit() 或 uvm_hdl_check_path()）的字符串吗？如果不是，那是因为没有这样的

system-verilog uvm system-verilog-dpi

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