system-verilog 相关问题

SystemVerilog是基于Verilog扩展的统一硬件设计，规范和验证语言。

SystemVerilog 参数覆盖无符号

根据 IEEE-1800-2012, 23.10 覆盖模块参数：具有范围规范但没有类型的值参数规范，应具有参数声明的范围和沙尔...

parameters verilog system-verilog

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系统Verilog减法执行

我正在设计一个带有 8 位数据路径的 RISC 处理器。在我的减法运算 ALU 中，我有以下代码：逻辑[7:0] inA, inB, rslt; 逻辑c_o； {c_o, rslt} = inA - inB; 当模拟...

verilog system-verilog subtraction twos-complement alu

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Systemerilog中有没有办法知道数据类型是对象类型还是其他基本类型？

我正在尝试学习系统Verilog课程。我创建了一个参数化类，其中参数之一影响其中一个字段的数据类型。 class Node #(参数类型 T = int,

system-verilog

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这个 SystemVerilog typedef enum 语句是什么意思？

typedef 枚举逻辑 [1:0] {S0, S1, S2} 状态类型；此语句是否意味着声明为“statetype”的任何变量只能采用三个值：2'b00、2'b01 和 2'b10？如果是这样，如果我...

system-verilog hdl

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{128 - 32{1'b0} } 是否意味着 96'b0？

我正在使用 PHY 使用 GTH 示例 Verilog 代码。在示例代码中，有一条赋值语句。 {128-P_TX_USER_DATA_WIDTH{1'b0}} 如果 P_TX_USER_DATA_WIDTH = 32，则上述代码变为 {128 - 32{1'...

verilog system-verilog

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使用generate有条件实例化的连线稍后不可见

我在一个模块中看到来自iverilog 和verilator 的失败错误，该模块具有基于条件实例化的线路。这最初发生在我从某人那里得到的 SystemVerilog 模块中......

verilog system-verilog

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Verilog：使用生成条件实例化的线路稍后不可见

我在一个模块中看到来自iverilog 和verilator 的失败错误，该模块具有基于条件实例化的线路。这最初发生在我从某人那里得到的 SystemVerilog 模块中......

verilog system-verilog

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SystemVerilog 实例化模块时，如何将输出连接到多维总线的每条导线

假设我有多维巴士线路逻辑 [7:0]example_bus[60] [16][4]；并且模块有输出输出逻辑[7:0]example_out[16][4]；我如何将 example_out 分配给

multidimensional-array system-verilog instantiation

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如何将 FSM 与 BRAM 结合？

我的项目如下：我想首先将通过UART传入的像素值保存到BRAM，然后将它们传递给图像处理过滤器，并通过UART将它们发送回来。目前，我想要这个滤镜...

system-verilog fpga xilinx vivado fsm

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系统 Verilog 断言，用于验证一个信号是另一个信号的 2 个时钟周期延迟版本

我的模块有 2 个输入，即 sig_1 和 sig_2（均为多位）。每当 sig1_1 发生变化时，我想使用断言检查 sig_2 是否是 sig_1 的 2 个时钟周期延迟版本。我尝试...

system-verilog assertion system-verilog-assertions

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分配 SV 端口

我想知道这个 systemVerilog 语法在行为上是否正确：模块m（输入[3:0] in1）；终端模块模块顶部（）；分配 inst.in1 = 4'b1010; m inst (.in1()); 终端模块我问

verilog system-verilog register-transfer-level

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如何在系统 verilog 中随机化没有默认值的变量

我想要一个类，我想将所有 rand 变量放入一些默认值，只有当它们从句柄中分配非默认值时，这些变量才应该被随机化例子类型定义...

constraints system-verilog uvm

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SystemVerilog 未连接端口

我想知道这两个连接之间是否有任何区别，我知道第一种情况可以接受默认值，但我的问题是从网表的角度来看：未连接端口 ...

system-verilog fpga vlsi asic

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进位先行加法器的多个驱动程序网络错误 - SystemVerilog

我刚刚开始学习SystemVerilog，现在正在尝试编写一个进位先行加法器。但是，对于我所拥有的 C 信号，我不断收到“多驱动程序网络”错误。错误就像

system-verilog

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是否可以将顶部模块外部的端口始终保持在高电平？

我正在对 Xilinx BASYS 3、Artix 7 板进行编程。它有 7 段显示屏和 4 个阳极端口。当我在代码中忽略它们时，它们很低，导致 7 段打开。有没有办法把它们系得很高...

system-verilog fpga xilinx vivado

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获取：空对象访问

我收到此错误以下错误，据我所知，根据此错误消息，我将访问一个空对象。错误-[NOA] 空对象访问生成器.sv, 23 解除引用时的对象...

verilog system-verilog vlsi

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使用 xsc 编译器在 Vivado 中添加 C 链接器时出错

我目前正在探索 Vivado 和 SystemVerilog，并且正在开发一个简单的原型，以更好地理解 Windows 中的 SystemVerilog DPI 和端点概念。在我的原型中，我遵循了...

system-verilog vivado system-verilog-dpi

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Ring FIFO 模拟中未定义的输出

我一直在为 SystemVerilog 开发 FIFO。第一次模拟结果很好。然而，在扩展模拟以尝试将其达到极限并考虑极端情况时，我有

simulation system-verilog fifo

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从 SystemVerilog 测试台中的文件加载配置参数

我正在尝试编写一个SystemVerilog测试平台，它从文件加载预先计算的配置参数。我的问题是 SystemVerilog 似乎对“constant

file simulation system-verilog test-bench

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是否可以在界面内编写任务/函数？

在接口内部，通常我们声明时钟块和modport。是否可以在接口内声明任何任务或函数？如果是，请告诉我任何示例场景。

verilog system-verilog vlsi

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