system-verilog 相关问题

SystemVerilog是基于Verilog扩展的统一硬件设计，规范和验证语言。

在 System Verilog 中测量时钟频率的任务（通过参考传递时钟信号）

我是 SV 验证新手，作为面向对象测试平台的第一次尝试，我正在尝试验证一个简单的时钟生成器设计。我想不断监控多个时钟输出...

task system-verilog verification

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Verilog/SystemVerilog 中的动态延迟

我需要做一份延迟声明，延迟的数量随时间而变化，可能会增加或减少。当模拟时间等于某个变量时，我需要一个声明......

verilog system-verilog

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检查所有已设置/未设置的位

我是 Verilog 新手，正在迈出 FPGA“编程”的第一步。我有一个类似于以下的参数化模块定义：模块 foobar #( 参数位 = 4 ) (...); 重新...

verilog system-verilog

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在生成块中实例化和分配时出现问题

我无法理解生成块内的模块是如何实例化的。我正在尝试实现一个检测 1010 的序列检测器。为此，我正在尝试使用 2 D 触发器。一个...

verilog system-verilog

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verilog：在生成块中实例化和分配时出现问题

我无法理解生成块内的模块是如何实例化的。我是 Verilog 新手，正在尝试实现一个检测 1010 的序列检测器。为此，我正在尝试...

verilog system-verilog

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将字符串数组传递给模块

我可以在生成循环中像这样使用字符串数组吗？我的字符串是这样的 // 在这里编写你的测试平台代码 // 或浏览示例模块 tb(); 字符串 inp_filename [4] = {"file1", "...

system-verilog

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带axi接口的绝对值

我有一个干涉仪波，想要纠正它，我的abs_value代码无法正常工作。这段代码有什么问题？ ``时间尺度 1ns / 1ps 模块绝对值（输入时钟，输出...

verilog system-verilog

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解释为什么当 #10 begin A = 1'b0; 时 fork-join 的行为不同B = 1'b1;结束，并到#10;开始 A = 1'b0; B = 1'b1;结束

请注意第二种情况下#10延迟后的分号。我以为我理解了 fork-join，但是在这些输出之后，我认为我不理解。有人可以解释一下为什么分号是原因......

verilog delay system-verilog fork-join

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解释为什么当 #10 begin A = 1'b0; 时 fork-join 的行为不同B = 1'b1;结束，并到#10;开始 A = 1'b0; B = 1'b1;结束

请注意第二种情况下#10延迟后的分号。我以为我理解了 fork-join，但是在这些输出之后，我认为我不理解。有人可以解释一下为什么分号是原因......

verilog delay system-verilog fork-join

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iverilog：在 Packet 类中找不到任务随机化

我是 System Verilog 的新手，我正在尝试一些代码，试图随机化 3 位总线。代码是这样的类数据包；随机位[2:0]数据；末级模块top_tb；最初...

system-verilog iverilog

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数组右移错误：前缀中不允许范围

我正在尝试实现一个数组右移器。它接受一个整数数组，然后将所有内容右移到指定索引位置的右侧，并在

verilog system-verilog vivado edaplayground

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忽略 SystemVerilog 中交叉覆盖的一些 bin

我有以下变量：位[3:0] pstrb； write_t pwrite； // 写、读、未知 secure_t psecure； // SEC、非SEC、未知我想定义交叉点和交叉点。我也想补充一下...

system-verilog

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前缀中不允许使用范围 - systemverilog、Vivado

我正在尝试实现一个数组右移器。它接受一个整数数组，然后将所有内容右移到指定索引位置的右侧，并在

verilog system-verilog vivado edaplayground

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（系统）Verilog 默认情况下不应该发生的 case 语句中的合适断言

在 SystemVerilog case 语句的默认情况下，什么样的断言适合？我有兴趣知道什么在模拟平台上效果最好或最好，什么具有最广泛的容忍度......

verilog system-verilog

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如何修复此 foreach 循环变量语法错误？

我正在尝试在SystemVerilog中使用foreach。我在这里做错了什么？ `定义大小 3:0 //变量模块 tb； reg [7:0] 温度；初始开始温度=8'd25； $display("%d",temp[...

foreach verilog system-verilog

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如何修复此 foreach 循环变量语法错误？

我正在尝试在SystemVerilog中使用foreach。我在这里做错了什么？ `定义大小 3:0 //变量模块 tb； reg [7:0] 温度；初始开始温度=8'd25； $display("%d",temp[...

foreach verilog system-verilog

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抽象类不能在模块中实例化

我在尝试实例化 new() 函数时看到以下错误。错误-[SV-ACCNBI]抽象类无法实例化 model_dpi_module, "umc_uvc_ptr = new("umc_uvc_ptr",

class module system-verilog new-operator uvm

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4位寄存器始终显示输出0

模块寄存器（输入[7:0] inp，输入load,clk,clr，输出reg [7:0] out）；总是@（posege clk或posege clr）开始如果（清除）出<= 8'b00000000; else if(load) out<= ...

verilog system-verilog test-bench

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$fscanf 函数无法与 CSV 字符串输入正常工作

我正在尝试使用 $fscanf 函数读取 SystemVerilog 中的 CSV 文件。这是csv文件的格式 REG_1,0xab4556 REG_2,0x124d 等等... 我必须扫描这些值并分配它们...

csv verilog system-verilog

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扫描功能在系统verilog中无法正常工作

我正在尝试使用 fscanf 函数读取系统 verilog 中的 csv 文件。这是csv文件的格式 REG_1,0xab4556 REG_2,0x124d 等等... 我必须扫描这些值并将它们分配给

csv scanf verilog system-verilog

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