Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。
根据 IEEE-1800-2012, 23.10 覆盖模块参数： 具有范围规范但没有类型的值参数 规范，应具有参数声明的范围和 沙尔...
我正在设计一个带有 8 位数据路径的 RISC 处理器。 在我的减法运算 ALU 中，我有以下代码： 逻辑[7:0] inA, inB, rslt; 逻辑c_o； {c_o, rslt} = inA - inB; 当模拟...
{128 - 32{1'b0} } 是否意味着 96'b0？
我正在使用 PHY 使用 GTH 示例 Verilog 代码。 在示例代码中，有一条赋值语句。 {128-P_TX_USER_DATA_WIDTH{1'b0}} 如果 P_TX_USER_DATA_WIDTH = 32，则上述代码变为 {128 - 32{1'...
关于verilog代码的问题{128 - 32{1'b0} }
我正在使用 PHY 使用 GTH 示例 verilog 代码。 在示例代码中，有一条赋值语句。 {128-P_TX_USER_DATA_WIDTH{1'b0}} 如果 P_TX_USER_DATA_WIDTH = 32，则上述代码变为 {128 - 32{1...
我在一个模块中看到来自iverilog 和verilator 的失败错误，该模块具有基于条件实例化的线路。这最初发生在我从某人那里得到的 SystemVerilog 模块中......
我在一个模块中看到来自iverilog 和verilator 的失败错误，该模块具有基于条件实例化的线路。这最初发生在我从某人那里得到的 SystemVerilog 模块中......
Icarus verilog 转储内存数组 ($dumpvars)
我尝试转储数组（reg [31:0] data [31:0]），但我无法成功完成。 我已经尝试过 iverilog wiki 中的方法： 整数idx； 对于 (idx = 0;idx < 32; idx = idx + 1) $dumpvars(0,
我试图在verilog中对9个随机数进行排序。我使用冒泡排序（嵌套循环）算法，但我遇到了挑战。我想在一个时钟周期内对它们进行排序，但它没有达到我想要的效果。它需要...
我想知道这个 systemVerilog 语法在行为上是否正确： 模块m（输入[3:0] in1）； 终端模块 模块顶部（）； 分配 inst.in1 = 4'b1010; m inst (.in1()); 终端模块 我问
我正在做两个周期乘法器，我有一个 8 位 x、y 和 15 位 z 的输出。现在我需要将 y 分别拆分为 [3:0] 和 [7:4]。在第一个周期中，我将 x*y[3:0] 相乘并将其存储在 z...
我正在拼命尝试在我的 Windows 机器上安装 GTKWave。任何人都可以给我这样的提示或将我重定向到一个好的教程（或者更好的是，在这里发布一个小教程）？ 我认为文档...
我正在使用多路复用器和 D 触发器对输入数据进行混洗。在模拟它时，我在中间出现了一个延迟，这使得下一个数据消失。 这是 Verilog 代码（对于
我收到此错误以下错误，据我所知，根据此错误消息，我将访问一个空对象。 错误-[NOA] 空对象访问 生成器.sv, 23 解除引用时的对象...
我想做一个具有输出使能的向上计数器（当处于高电平时，向上计数器应该在每个时钟周期向上计数，否则它保持其先前的值）。为了达到看得见的效果...
有一个包含巨大数据数组的reg变量。该变量在模块内声明和初始化。 我在 Verilog 模块内创建了一个函数来访问此外部数据。惊喜...
我正在尝试使用进位先行加法器制作乘法器。但我的输出有一半是zzzz。这是我的代码的一部分。 cla16 是一个 16 位进位超前加法器。它在输出时产生 zz...
在接口内部，通常我们声明时钟块和modport。是否可以在接口内声明任何任务或函数？ 如果是，请告诉我任何示例场景。
在接口内部通常我们声明时钟块和modport，所以我的问题是可以在接口内部声明任何任务或函数。 如果是，请告诉我任何示例场景。