verilog 相关问题

Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。

并行 CRC 多项式

我想为CRC_8_ATM多项式编写一个并行CRC。我找到了多项式 = 0x1021 的代码，但我不明白 XOR 位置以及为什么它们是这样的，以便我可以更改它......

verilog crc

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我可以使用“wait fork”来等待任务内生成的线程吗？

我正在尝试系统verilog线程，并且编写了以下运行良好的示例。目标只是生成 2 个打印数字的任务，并使用“wait f...

verilog system-verilog vivado fork-join

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使用结构级别建模设计计数器（问题已解决）

Ones Counter Implements（结构层次建模）我正在实现一个计数器，它将计算 8 位二进制值的个数。状态图 S0：开始=0↓ S1：R1 = 在...

verilog counter clock bit-shift synchronous

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使用结构水平建模设计计数器

Ones Counter Implements（结构层次建模）我正在实现一个计数器，它将计算 8 位二进制值的个数。状态图 S0：开始=0↓ S1：R1 = 在...

verilog counter clock bit-shift synchronous

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Verilog 问题：使用结构级建模设计计数器

Ones Counter Implements（结构层次建模）我正在实现一个计数器，它将计算 8 位二进制值的个数。状态图 S0：开始=0↓ S1：R1 = 在...

verilog counter clock bit-shift synchronous

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这段汇编代码有什么问题？

这是在用 Verilog 编写的 5 级流水线 MIPS 上运行的机器代码（mem 是其指令存储器）：内存[0] <= 32'h3c040000; // lui $4, 0 mem[1] <= 32'h3409000a; // ori $9, $0, ...

assembly verilog mips mips32

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进位前瞻加法器verilog

我正在设计门级建模6位进位先行加法器。所有 INPUT OUTPUT 均固定为 D-FF，并且最多只能使用 4 个 INPUT GATE。我运行测试代码，out 和 c_out 不断返回...

verilog vivado

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顺序除法verilog

谁能告诉我顺序除法中被除数和除数的宽度应该是多少。到目前为止，我已经设计了 WIDTH_DIVID=2*wIDTH_DIVIS 的分隔线。如果我破坏了这种关系我的

binary verilog division

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不输出FPGA信号

我刚刚开始研究FPGA，只是试图将至少一些数据带入物理接触，但根本没有从文字上接触到任何东西，我用的是xlinix 这是代码...

verilog fpga

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我如何解决vivado中的初始问题

我如何在vivado中解决这个问题。我正在使用 basys 3 库，但我认为该库在下面显示的一个 IP 中有错误。我不知道如何在我的代码中解决这个问题。

verilog vivado

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verilog 中生成块内的 defparam

在设计中，顶层模块A有另一个模块B的两个实例模块A（....）； B (.C(C1)...) inst1; B (.C(C2)...) inst2; 模块 B 有一些我想分配的参数...

verilog system-verilog

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设计数字电路时，if 语句还是乘法（特定情况）哪个更省电？

我目前正在Verilog 2001中编写硬件加速器的代码，出现了一个我找不到答案的问题（也许我不知道如何搜索它）：有一个简单的

verilog synthesis

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具有独特参数的SystemVerilog接口数组

我有一个模块（我们称之为“mem”），它具有作为端口的接口数组、声明接口数量的参数 NB_ITFS 和数据宽度参数。模块内存 #(NB_ITFS=...

verilog system-verilog hdl

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在 System Verilog 中声明可变宽度的数组

我知道数组宽度是在编译时分配的，但我有一个场景，我需要根据约束设置数组宽度。设置可变数组宽度的替代方法有哪些？在下面

verilog system-verilog

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Verilog FSM 模型显示错误的输出

我一直在尝试适合以下情况的FSM模型的Verilog代码，但是当我使用ModelSim进行测试时，输出（计数）无法显示我需要的正确输出。 ...

verilog fsm

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FSM 模型上的 Verilog 代码

我一直在尝试适合以下情况的fsm模型的verilog代码，但是当我使用ModelSim进行测试时，输出（计数）无法显示我需要的正确输出 T...

debugging verilog fsm

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HDLBits DFF 和门

我试图从电路/顺序逻辑/锁存器和触发器中解决HDLBits的问题：DFF和门（https://hdlbits.01xz.net/wiki/Exams/ece241_2014_q4）。我在网上找到了解决方案（http...

verilog

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在 Verilog 中应用模数

模块 mod_dp_32bit ( 输入线时钟，输入线第一，输入线开始，输入线[31:0]A，输入线[31:0] B，输出线完成，输出线[31:0]结果）；注册 [31...

verilog system-verilog

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verilog 中的断言

在我的 Verilog 项目中，信号“CsrPlugin_exceptionPortCtrl_exceptionContext_code”在正常情况下通常设置为 4'bxxxx，并在

verilog simulation assert

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使用流运算符连接动态数组的所有元素

我想连接动态数组的所有元素，并将整个数组左移 8 位。我尝试了下面的代码，它有效。有没有更好的方法来移动整个阵列而不需要...

concatenation verilog system-verilog

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