Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。
我正在使用多路复用器和 D 触发器对输入数据进行混洗。在模拟它时，我在中间出现了一个延迟，这使得下一个数据消失。 这是 Verilog 代码（对于
我收到此错误以下错误，据我所知，根据此错误消息，我将访问一个空对象。 错误-[NOA] 空对象访问 生成器.sv, 23 解除引用时的对象...
我想做一个具有输出使能的向上计数器（当处于高电平时，向上计数器应该在每个时钟周期向上计数，否则它保持其先前的值）。为了达到看得见的效果...
有一个包含巨大数据数组的reg变量。该变量在模块内声明和初始化。 我在 Verilog 模块内创建了一个函数来访问此外部数据。惊喜...
我正在尝试使用进位先行加法器制作乘法器。但我的输出有一半是zzzz。这是我的代码的一部分。 cla16 是一个 16 位进位超前加法器。它在输出时产生 zz...
在接口内部，通常我们声明时钟块和modport。是否可以在接口内声明任何任务或函数？ 如果是，请告诉我任何示例场景。
在接口内部通常我们声明时钟块和modport，所以我的问题是可以在接口内部声明任何任务或函数。 如果是，请告诉我任何示例场景。
我是verilog新手，我有两个Verilog模块和一个main.v模块，它是一个topmodule，我想用vivado xilinx来模拟它。这是我的主要模块。当我尝试模拟它时，我得到 X v...
是什么导致了“我放弃的语法错误”。在这个verilog文件中？
我刚刚开始使用 Verilog，我正在尝试创建一个 32 位和模块，但我不明白为什么这段代码会给我一个语法错误，并且没有任何有用的错误消息 模块 and2(out, ...
我的项目本质上是一个歌曲播放器，它实际上并不输出声音，而是使用标志按照指定的时序在 Basys 3 FPGA 7 段显示器上输出音符（即 A、G、D、B）...
我尝试更改各种不同的问题，例如开始-结束语句，但似乎没有任何效果。我还尝试将 reg [3:0] 更改为 [7:0] 因为我也收到了一些警告 我……
Verilog 乘法器和除法器中加法器模块的不同实现之间的行为差异
我的 Verilog 代码遇到了一个涉及乘法器和除法器的令人费解的问题。我已经使用并行加法器组件实现了这两个模块，但我得到了不同的结果，具体取决于...
我需要将大型（可综合）VHDL-93 代码库移植到 Verilog-2005。 我对 VHDL 非常熟悉，但对 Verilog 还很陌生。 很多事情在两种语言之间都有清晰的映射，但我完全...
我正在尝试了解 CRC（循环冗余校验）算法，但在识别特定 CRC 实现中使用的多项式时遇到困难。 函数[输出数据]=ASK_AddCRC(输入...
当我在程序中使用它时，生成了错误（不支持$clog2）。但我看到我们的 StackOverflowers 在他们的程序中使用 $clog2 任务。请告诉我如何使用它。
如何修复 Xilinx Vivado 中的 [常见 17-1293] 错误？
我尝试在 Xilinx Vivado 中运行一些简单的行为模拟，但随后出现错误 - [Common 17-1293] 路径“D:/Deepan/Text Books/internship/test/test.cache/wt”已经存在，是一个
我是使用 System Verilog 进行硬件设计的新手，所以我正在尝试编译一个非常非常简单的文件：D Flip Flop。 它由以下代码组成（取自https://www.chipverify.com/verilog/
我是 Verilog 新手，在 vivado 编程 basys3 板时不断收到此错误：Vivado 错误 这是我的 Verilog 代码，它是一个简单的状态机，可以在每个时钟周期更改状态。下面...