当一个verilog文件包含另一个verilog文件时，如何在synplify脚本（.tcl）中使用命令“+incdir+”？

Question

我使用“`include”将一个verilog文件插入另一个verilog文件 当我使用 synplify 脚本(*.tcl) 尝试合成时，出现了一个错误：

invalid command name "+incdir+<...>"

按照网上的文档好像必须使用命令“+incdir+”，但是出了什么问题？

示例页面365

If your project has Verilog files with `include statements, you must use
the +incdir+ <file name> argument when you specify the vlogan
command. You enter the +incdir+ in the Verilog Compile field in the VCS
Options dialog box, as shown below:

Answer 1

引用文档：如果您有包含文件，

`include "component.v"
module Top (input a, output x);
...
endmodule

您需要告诉包含文件（component.v）相对于synplify脚本（.tcl）目录的相对目录：

vlogan -work work Top.v +incdir+ ./ +incdir+ ../include_dir1 

等等