Quartus-FPGA：禁用路径优化

Question

module path1(out, in, w0, w1, w2, w3, w4, w5, w6, w7, w8, w9);
input in;
output out;

output w0, w1, w2, w3, w4, w5, w6, w7, w8, w9;

not(w0, in);
not(w1, w0);
not(w2, w1);
not(w3, w2);
not(w4, w3);
not(w5, w4);
not(w6, w5);
not(w7, w6);
not(w8, w7);
not(out, w8);
endmodule

你好。我有一个这样的模块。它的作用基本上是延迟输出。我希望它会导致我的 FPGA 硬件出现延迟。

但是当我检查 RTL Viewer 时，我看到 Quartus 优化了路径，它不再按我想要的方式工作。输出直接连接到输入，而不是在它们之间有 10 个非门。我将所有电线分配为输出，但这也没有帮助。

我研究了禁用优化并在 Fitter 设置中找到了一些选项。正如你所看到的，我禁用了优化相关的东西，但效果不佳。

我还尝试使用 LCEEL 原语实现路径，但这并没有造成任何延迟，甚至在 RTL 查看器中只显示为一条直总线。

我该怎么做才能创建这样的路径？是否可以禁用此类优化？

Answer 1

今天终于得到了一些预期的结果。好像是关键字

(* keep = 1 *) wire intermediateLine;

用于禁用优化。

Answer 2

我也遇到了同样的问题，你能详细说明一下你是如何做到的吗？您添加的延迟的数量级是多少？ （我希望添加延迟，或者更确切地说以 100 ps 的最小步长移动我的信号）。

提前谢谢你