quartus 相关问题

有关Quartus的问题，这是Altera / Intel开发的一款软件工具，用于协助HDL设计的设计，分析和综合，包括FPGA和CPLD。

我是使用 System Verilog 进行硬件设计的新手，所以我正在尝试编译一个非常非常简单的文件：D Flip Flop。它由以下代码组成（取自https://www.chipverify.com/verilog/

verilog system-verilog hdl quartus

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我正在尝试在 Quartus II 中运行此 Verilog 代码，但由于 for 它不起作用。模块 verilog_qs( 输入线时钟，输入线 [10:0] in1, in2, in3, in4, in5, in6, in7, in8, in9, in...

verilog quicksort quartus

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无法使用fpga中的内存位

这是一个2端口数据存储器的代码，当我在quartus上编译它时内存位数为零，并将其全部实现为逻辑元素，并且不会影响 RAM 怎么解决呢？模块

memory verilog fpga ram quartus

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Verilog 模块在为输入赋值时始终采用默认情况

我刚刚开始使用Verilog。我的第一个项目是一个用 16 位输入控制 4 个 7 段显示器的模块。我的 BCDtoSSeg 模块如下：模块 BCDtoSSeg（BCD、SSe...

verilog fpga quartus intel-fpga questasim

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Quartus-FPGA：禁用路径优化

模块路径1（输出，输入，w0，w1，w2，w3，w4，w5，w6，w7，w8，w9）；输入；输出输出；输出w0、w1、w2、w3、w4、w5、w6、w7、w8、w9；不是（w0，在）；不是（w1，w0）；不是（w2，w1）；不是（w3，w2）；不是（w4，w3）...

verilog fpga quartus intel-fpga

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Quartus 未正确显示

所以，请查看所附图片，我下载了 Quartus 及其所有软件包并重新安装了很多次，但仍然有那种奇怪的形状，其中文本如此小，门也如此

quartus

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模块中的变量未更新

我正在尝试在英特尔的 Quartus Prime 上编写一个简单的 Verilog 模块和测试平台，并在 Questa FPGA 模拟器上检查它的波形。该代码基本上有一个时钟和一个 4 位计数器。 ...

verilog fpga quartus test-bench

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为什么使用 Quartus、Vivado 和 Libero 运行 Synthesis 每次都花费相同的时间？

对于我迄今为止使用过的所有 FPGA 工具：Intel Quartus Prime、Xilinx Vivado、Microsemi Libero SoC，每当我运行综合时，它总是花费相同的时间。我所期望的是

fpga vivado quartus synthesis

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QuestaSim 似乎跳过了我的初始块的主体

我正在尝试使用 QuestaSim（直接从 Quartus 运行）来运行测试平台，相关部分概述如下。 `时间尺度 1 ns / 10 ps 模块 ASS1_T3_tb(); 参数 NumBits = 8; int fd;...

system-verilog quartus questasim

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QuestaSim 新手：它似乎跳过了我的初始块的主体，有什么想法吗？

我正在尝试使用 QuestaSim（直接从 Quartus 运行）来运行测试平台，相关部分概述如下。 `时间尺度 1 ns / 10 ps 模块 ASS1_T3_tb(); 参数 NumBits = 8; int fd;...

system-verilog quartus questasim

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从 BMP 照片中提取内存初始化文件（MIF）

我正在使用 Quartus 开发 Altera 的 DE12-115 微处理器。为了使用内置 VGA 连接将 BMP 图像显示到显示器上，我必须首先将 BMP 图像转换为 i...

java c intel-fpga quartus cyclone

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错误 (10170)：Verilog HDL 语法错误 (59) 靠近文本：“posedge”；期待一个操作数

我在第 59 行遇到错误。我尝试用 Google 搜索，但找不到任何内容这是我的代码：总是@(kedge clk 或 negedge nReset) 开始 if (min_start_in == 1'b1) 开始数...

verilog quartus intel-fpga

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quartus for verilog 语言编译错误

我是 Verilog 及其工具的新手，我正在 Quartus prime 中进行模拟/编译。在这段特定的代码中，它显示了一个错误，该错误应该是该语言的语法。代码：莫...

verilog quartus

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Modelsim Testbench 未生成控制台输出

我在这里为我的作业设计了一个单元，模块作业1(a, b, sel, y); 输入有符号[7:0] a, b; 输入[1:0]选择；输出 reg 有符号 [7:0] y；总是@(a或b或sel)开始案例（选择） ...

verilog modelsim quartus

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当我尝试模拟时，为什么 Modelsim 显示“错误：MIF 包含非法字符”？

我目前正在使用 Quartus 20.1 和 Modelsim 2020.1 在 VHDL 中设计基于 MIPS 的处理器。我创建了一个 MIF 文件（希望）计算给定数字的 GCD。我的 MIF 文件包含...

mips simulation modelsim quartus

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如何在quartus中初始化具有不同内容的多个实例的ram

我设计了一个RAM模块，我需要这个模块的多个实例，每个实例都有不同的内存初始化文件。 Quartus手册说Quartus支持$readmemh()函数

verilog fpga intel-fpga quartus

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全局静态误差（modelsim vs quartus）

这个简单的测试会在使用 modelsim 编译时导致错误，而 Quartus 可以完成整个综合/拟合过程。 IEEE 图书馆；使用 ieee.std_logic_1164.all；实体子模块...

vhdl modelsim quartus

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在 Quartus 中分析同步器 MTBF

我收到来自 Quartus 的消息，它发现了同步器链，但无法对其执行 MTBF 分析。然而，除了如何识别同步器之外，手册中没有真正解释任何内容......

fpga quartus intel-fpga

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我不断收到错误“Case 语句必须涵盖表达式的所有可能值”。我该如何解决这个问题？

simon 游戏的 vhdl 代码第一部分西蒙游戏的vhdl代码第二部分西蒙游戏的vhdl代码第三部分我得到第 35 行的 case 语句必须涵盖所有可能的表达式值，&...

vhdl quartus

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VHDL - 该信号锁存吗？

我有一个带有 D_IN_VAL std_logic_vector(n-1 downto 0) 输入端口和内部信号 CUR_MAX_S : std_logic_vector(n-1 downto 0) 的模块。我希望仅使用部分 D_IN_VAL 数据（例如 4 位...

vhdl quartus

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