quartus 相关问题

有关Quartus的问题，这是Altera / Intel开发的一款软件工具，用于协助HDL设计的设计，分析和综合，包括FPGA和CPLD。

Verilog - 模拟时模块的输出保持未知状态

当我尝试使用Quartus prime的模拟波形编辑器模拟模块时，模块的输出保持未知状态或不关心状态（'X'）。该模块是...中唯一的模块

verilog fpga hdl quartus

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在Verilog中，我试图使用$ readmem来读取.text文件，但它只在内存中加载xxxxx（不关心）

我需要加载一个内存，其中一些数据最初是二进制的。我读到$ readmemb可以用于此，甚至还有一种方法可以进行综合。所以，我创建了另一个名为RAM_IN的模块（...

memory verilog quartus test-bench

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VHDL错误（10482）对象std_logic_vector已使用但未声明

我已经编写了一些关于使用全加器作为组件的8位加法器的代码。当我开始编译时，它显示了一个我无法找到的错误。我可能有其他错误，我无法注意到。 ...

compiler-errors vhdl quartus

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如何在VHDL中解决我的代码错误？

我做了一个做算术和逻辑运算的代码。但是当我进行编译时，报告显示我有很多语法错误。我是VHDL的初学者，我真的不知道如何纠正...

syntax-error vhdl quartus

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VHDL这个错误意味着什么，Net，“Name”，粉丝输出“* name *”，不能分配多个值

我的项目的一部分是设计一个带有数组乘法器结构的16位乘法器。在这个数组乘法器而不是使用1位加法器，我做了一个16位加法器（这是工作，我已经...

vhdl quartus

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如何在vhdl中使用“+”操作？ [重复]

我写了一些代码，其中包含一个执行添加操作的过程。我使用“+”符号，编译器无法识别它。我知道vhdl不支持此符号，但我们的教授有...

compiler-errors vhdl quartus

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在vhdl中创建1位ALU

以下问题是作业。我需要创建一个1位切片ALU，它可以在两个1位输入之间执行以下操作：和，或者，使用全加器添加，使用加法减法...

vhdl hierarchical quartus

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使用$ ceil在Quartus Prime中的SystemVerilog中定义一个参数

试图做这个参数整数PRECHARGE_CLOCKS = $ ceil（PRECHARGE_NS / CLOCK_PERIOD_NS）;然后使用比较中的值if（InitPrechargeCounter <PRECHARGE_CLOCKS - 1）但是......

system-verilog quartus ceil

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控制相同从站（地址分配）的两个主组件，英特尔Quartus Prime平台设计器（Qsys）

我正在使用DE1-SoC（FPGA + ARM cortex A9）进行项目。你可以在这里看到设计的一部分（Qsys，平台设计师）片上存储器（RAM，image_memory）正在由两个不同的...

verilog fpga quartus amba qsys

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SystemVerilog：自动变量不能为静态reg出现非阻塞分配

我实际上使寄存器静态后，我开始得到这个错误。这符合Quartus：task InitAutoRefresh; reg [$ clog2（AUTOREFRESH_CLOCKS）：0] AutoRefreshCounter = 0; ...

static system-verilog modelsim quartus

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VHDL多个常量驱动程序错误，涉及'Z'和'L'

要学习VHDL，我正在使用VHDL实现自己的自定义CPU。我正在实现内存映射IO，从用户代码的角度来看，它以相同的方式访问传统的RAM和各种I / O外设....

vhdl quartus

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防止编译器优化逻辑

我想生成一个可以持续很短时间的复位信号（高电平有效）。我通过以下代码实现了它：始终@（posedge clk或negedge rst_n或posedge数据）开始if（~rst_n | ...

verilog quartus

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VHDL报告语句被忽略

要学习VHDL，我正在使用VHDL实现自己的自定义CPU。厌倦了手动编写操作码位模式，我想创建非常简单的“汇编程序”来创建位模式。这是当前......

vhdl quartus

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与Modelsim中的参数问题

最近我遇到了以下问题：在Quartus软件中我定义了我的Verilog模块如下：module module_name（输入[w1-1：0] in1，输入[w2-1：0] in2，输出[w1-。 ..

verilog modelsim quartus

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使用花括号设置特定位的Quartus 2 verilog

嗨，我是verilog的新手，我尝试将一个特定位从一个reg变量设置为另一个reg，但它对我不起作用。我究竟做错了什么？ reg [31：0] a; reg [31：0] b;初始开始a = 32'......

set verilog bits quartus

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