System Verilog有什么区别：

Question

如果这两个语句位于always_ff @（posedge clk）内部，有什么区别？>>

               if(~Intf.DataFull) begin
                  rWrPageCntr                <= rWrPageCntr - 1;
               end
vs

           rWrPageCntr                <= rWrPageCntr - ~Intf.DataFull;
    

如果这两个语句位于always_ff @（posedge clk）if（〜Intf.DataFull）begin rWrPageCntr <= ...

Answer 1

第一个很容易理解目的是什么，并赋予其实现更多的自由。

Answer 2

在以下假设下，有很大的不同：