verilog中$ signed和signed'有什么区别？

verilog中的$signed和signed'有什么区别？

logic verilog system-verilog hdl register-transfer-level

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signed'()在Verilog中不存在。它存在于SystemVerilog中。

IEEE1800-2017§6.24.1 Cast运算符：

注意— $signed()和$unsigned()系统函数（请参见11.7）分别返回与signed'()和unsigned'()相同的结果。

signed'()作为强制转换运算符（'()）作为要素存在存在$signed()以与Verilog兼容