riscv 相关问题

RISC-V是一种新的指令集架构（ISA），最初设计用于支持计算机体系结构研究和教育，现在已成为RISC-V Foundation治理下的行业实现的标准开放架构。

我应该如何修改这个RISC-V代码来生成中间行宽度为N的对称菱形？

我被要求编写一个 RISC-V 汇编代码来生成一个由星号组成的对称菱形，其中间行宽度为 N。N 是从用户输入的奇数。示例：输入...

assembly riscv rars-simulator

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在 RISC V 中将值连接到 float64

我在 0(sp) 中有 0x40347ae1，在 4(sp) 中有 0x4ccccccd。如何在 RiscV32 中连接这些值并将其存储在双寄存器中，例如 fa0。我希望该值能够连接起来并变得像......

floating-point riscv riscv32

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RISCV C 到 UART 的十六进制编译

我正在尝试将UART环回程序转换为相应的十六进制代码。命令 riscv32-unknown-elf-gcc test.c -march=rv32im riscv32-unknown-elf-gcc -o 测试 test.c 两个命令都给出错误...

c compiler-errors header-files riscv

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WCH RISC-V 工具链的源代码在哪里？

WCH 是著名的 10 美分 RISC-V 微控制器背后的公司，其 RISC-V 工具链基于 Liviu Ionescu 构建的 xPack： https://github.com/xpack-dev-tools/riscv-none-embed-gcc-xpack/

embedded riscv toolchain gnu-toolchain riscv32

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无法将双浮点模块与软浮点模块 riscv 编译器链接

我正在使用 riscv 编译器构建一个程序，当链接过程开始时，我遇到以下问题： /home/luna/noelv-buildroot/output/images/riscv64-buildroot-linux-musl_sdk-buildroo...

linux gcc cmake riscv buildroot

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用于 Windows 的 riscv-gcc

我想在Windows 7/8/10 32位或64位下使用riscv-gcc。我从https://github.com/riscv/riscv-gcc下载了源文件我多次尝试使用 MinGW 构建 riscv-gcc，每次我都会得到......

c++ gcc mingw riscv

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在函数外部使用内联汇编时无法指定操作数

我的代码是无符号长用户堆栈指针； __asm__( “.全局异常_处理_条目 ” “异常处理条目： ” “添加%0，sp，x0 ” ：“=r...

c assembly gcc inline-assembly riscv

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为什么 RISC-V 汇编错误：运行时异常 - 地址超出范围？

代码：集会复制代码。数据 Ask1: .string "请输入一个数字来计算其阶乘值：" msg: .string "结果是: %d " # 结果的格式。文本 .全球...

exception assembly riscv

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RISC-V架构，为什么无分支时加4字节，分支时移位1字节？

如果我理解正确的话，当你增加程序计数器（PC）时，它需要增加四个字节，因为所有指令都是64位，对吗？让我困惑的是我认为...

assembly branch riscv program-counter risc

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当单步进入特殊地址的蹦床函数时，GDB“无法找到当前函数的边界”

当我尝试调试XV6（一个操作系统）时，我发现GDB无法访问汇编代码。我想了解如何跟踪汇编代码中的执行路径。文件 kernel/trap.c 指的是汇编代码

c assembly gdb riscv xv6

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如何将无符号数转换为有符号数，并在verilog中反转

我的大学有一项使用 verilog 的学校作业，我需要为 RISC-V 处理器创建 ALU。在 ALU 中，我需要执行 AND、OR、XOR、sub、add、按位左移和 r 运算...

verilog riscv unsigned signed

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RISC-V 中的地址指定

我正在 QEMU 中运行模拟的 RV64GC 内核，并试图更好地理解 RISC-V 中的虚拟内存子系统和地址转换过程。我的模拟系统使用 OpenSBI 运行，L...

linux-kernel memory-address virtual-memory riscv

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无法使用 RISC-V 运行 GEM5：“！seWorkload 发生：无法找到适当的工作负载对象”

我正在尝试使用 RISC-V 运行 gem5。我已经准备好Linux 64位交叉编译器，并且还安装并编译了gem5。然后我尝试使用以下教程来运行gem5：https://canva...

python c++ gcc riscv gem5

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如何在gem5上模拟riscv32？

当你查看https://github.com/gem5/gem5/blob/master/src/arch/riscv/types.hh时，你可以找到一些riscv32定义。不过，我使用 gem5 默认的 RISCV 配置并构建了一个基本的

riscv gem5

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如果我在 QEMU 中使用的内核多于主机中可用内核总数会发生什么

我正在运行 dhrystone 基准测试工具来查看运行 ubuntu 22.04 预装映像的 qemu-system-riscv64 的性能。主机有 2 个内核，每个内核 1 个线程。我对...进行了测试

parallel-processing qemu riscv cpu-cores

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学习 RISC-V 汇编并需要转换 C 循环的帮助

我正在学习如何将RISC-V汇编代码转换为C，但我不明白这种转换。我有几个问题：为什么 t1 被初始化为 6 而不是 0？我们使用 bne 来比较 t1 ...

c assembly reverse-engineering riscv

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在 RISC-V RVV 0.7.1 中屏蔽 CSR SpMV 的各个行

编辑：我已将我的问题重新表述为更有成效的内容，并将在下面提供答案。这个问题的旧版本仍在下面。我正在实现一个优化的 SpMV 内核...

vectorization sparse-matrix matrix-multiplication riscv

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康奈尔大学的这个 risc-v 解释器代码有什么问题吗？

添加t0、零、3 阿迪 a6, 零, 3 快速乘法：添加a0，零，零下一个数字：安迪 a1, a6, 1 SRAI a6, a6, 1 BEQ a1，零，跳过添加a0、a0、t0 滑雪...

riscv

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如何在 gcc 中编译 riscv zicond 扩展？

我想使用 zicond 扩展来实现 risc-v 架构。我读了那些消息。我无法理解如何编译 zicond 扩展。我在 Godbolt 1 和 Godbolt 2 中尝试过不同的 March f...

gcc riscv instruction-set

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浮点异常的陷阱是如何生成的？

我想知道当启用陷阱时，glibc库中的哪些代码和文件负责生成浮点异常的陷阱。目前，RISC-V 的 GCC 不捕获浮点...

c gcc glibc riscv fenv

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