hdl 相关问题

HDL是一种硬件描述语言，一种用于设计芯片的编程语言。两个主要的是Verilog和VHDL。

我有一个带有许多输入逻辑和输出逻辑端口的模块，以及一个应该输入foo :: bar的端口，其中foo是一个包，bar是一个枚举。但是，我没有输入，所以它只是......

hardware system-verilog hdl

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我有一个FSM设计，使用计数器在特定状态内计数并保持在那里直到表达式和counteryield为TRUE，但是当它完成时（得到1111 ... 111 - 通过...检查

verilog counter system-verilog hdl fsm

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在系统verilog设计中，我有一个顶级模块，子模块和一个子子模块。在顶层模块中实例化的子模块中实例化的子子模块。顶层模块也有一个子子模块的实例....

system-verilog hdl compiler-directives

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我有一个传递参数的模块然后实例化与定义的参数对应的另一个模块。但是，如果没有为某个组合定义案例......

verilog hdl

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我正在尝试将输入从inout端口分配给另一个用作输出的inout端口。通常的做法是，我必须将输入端口设置为High-Z：inout pin5; inout pin20; assign pin20 = 1'bz; ...

verilog fpga hdl

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在这里，我上传了模拟结果。在突出显示的部分，它应该将sys_clk分配给我已写入vhdl代码的两个信号，以便在定义了一些延迟后分配系统时钟（Sys_clk）...

vhdl fpga xilinx hdl

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一些随机的想法引起了我的注意，我无法理解。我在想，因为现代处理器只是不同类型汇编语言的解释器，无论如何都要创建一些高级的...

compiler-construction programming-languages hardware interpreter hdl

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在网上找到了这个问题的答案，但我还没有找到答案。我已经有一个SystemVerilog项目，我已经在...中实现了一个循环缓冲区

verilog system-verilog hdl

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我正在尝试使用Vivado模拟AXI4（Full）主机。它应该在从属端写入以下值（在我的情况下，它将是我的zedboard PS中的一些寄存器）0x0000fe01 ...

verilog simulation fpga hdl vivado

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