verilog 相关问题

Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。

消除未使用的位：创建具有不同尺寸的可合成多维数组

这是一个后续问题，我如何迭代地创建参数化大小的总线，以连接模块也迭代创建？答案太复杂，无法在评论中回答......

verilog system-verilog
回答 1 投票 2

我如何在verilog中使用instentiated模块的输出？

这是10位的LSFR。我在verilog中使用了LSFR模块。你可以在下面的给定代码中看到。 LSFR的输出是当前状态。我想访问它的每个位。但我在这里......

verilog
回答 2 投票 -4

参数化功能错误

我正在尝试编写以下systemverilog代码，其中不同的参数可以用于函数，因此只需通过更改参数而不是使用...来重用相同的函数。

verilog system-verilog hdl modelsim
回答 1 投票 -2

第二个如果循环不在verilog中工作并生成锁存器。如何解决这些问题？

我是Verilog的新手。我尝试下面的代码将'task'调用到if循环中。语法是正确的。但是当我执行选择为010的行为模拟时，循环不起作用。输出是......

verilog
回答 3 投票 1

具有DATA-IN和DATA-OUT的verilog中的可重新配置的存储器实例作为参数传递

如何创建一个内存模块，其中DATA总线宽度作为参数传递给每个实例，我的设计根据参数重新配置自身？例如，假设我有字节...

memory verilog fifo hdl vlsi
回答 1 投票 0

Verilog中的Fifo缓冲区。永远生成

我想写一个通用的fifo缓冲区。为了使它通用我使用这样的代码。 genvar i;生成（i = 0; i

verilog fifo
回答 2 投票 0

勾选 - 包括systemverilog中包内的头文件

嗨，我已经遵循了方案，它不适合我。 file：a.svh a.svh定义了一些参数和函数 - 假设函数xyz（b）文件b.sv包b; `include“a.svh”typedef logic [（...

verilog system-verilog
回答 1 投票 -1

Verilog：通用参数

我有几个verilog（不是system-verilog）块，我想根据其他参数生成它们。作为一个例子：模块some_module（in，out）实时p = 3.5; //我参数...

parameters verilog
回答 1 投票 0

Verilog参数化宏用法

我试图在Verilog中使用参数化宏来动态地通过宏名称更改实例的主模块，如下所示。 `define AND_CELL（tech）``tech``_2oi1_1x`define TECH_1 ...

verilog register-transfer-level
回答 1 投票 0

网上的VPI vpi_put_value

我试图通过vpi_put_value（使用vpi的c接口）强制网络的值，但模拟不保持强制值。在模拟过程中，它会评估值，我看到......

hardware verilog
回答 1 投票 1

在Verilog中制作2D数组

如何在Verilog中创建2D数组？确切地说，我想要一个32x100矩阵。那么，我如何定义这个数组的每个位置的值？我尝试了一些我在网上找到的东西，但我的代码......

arrays verilog
回答 1 投票 0

在 Verilog 中验证参数

我创建了一个模块，它接受一个指定模块数据线字节宽度的参数。它看起来像： 模块包装# ( 参数 DATA_BYTE_WIDTH = 1 ) ( ...

verilog hdl xilinx-ise
回答 2 投票 0

Verilog中使用的VHDL常量

我已经定义了一个VHDL常量，我将其用作“生成”语句中的开关，以生成代码的一部分还是跳过它。我有一个Verilog模块在同一顶级，我会......

vhdl verilog
回答 1 投票 2

ovl未指定的时钟数

有没有办法使用ovl（例如ovl_change）来检查信号在事件发生后是否改变了未指定数量的时钟？规范列出了必须指定的num_clks，我想知道是否......

verilog system-verilog
回答 1 投票 1

非阻止作业的微妙之处

在此示例中，非阻塞分配传播到连续分配。这会导致任何执行范例。请详细说明这段代码 - 可能的错误，它怎么可能......

verilog nonblocking
回答 3 投票 0

'endmodule'之前在模块中找到'module'关键字

我正在使用系统verilog中的寄存器处理一个简单的cpu，如下所示：模块寄存器（输入clk，e，输入[7：0]输入，输出reg [7：0]输出）;总是@（posedge clk或posedge e）如果开始（e == 1）......

verilog system-verilog hdl
回答 1 投票 0

宾语 未在verilog中声明

这是我的代码，据我所知，定义模块中的LED为7seg（LED，in）;输出reg [6：0] LED;输入[3：0];总是@（in）开始情况（in）0：LED = 7'b1000000; 1：......

verilog
回答 3 投票 1

Verilog - 为什么我不能在for语句中声明多个变量？

我有这样的代码：生成genvar i，j，k; for（i = 0，j = 8，k = 0; i <4; i = i + 1，j = j + 8，k = k + 8）寄存器Register_inst（.d（w_data）,. en（decoder_out [ i]）,. clk（clk）,. q（...

for-loop verilog hdl
回答 1 投票 0

Verilog生成始终为@（*）块的语句

我有这个生成块，我觉得应该可以使用，但是我看到了else块下总是@（*）部分的问题。使用VCS时，temp_in [i + 1] [j]始终分配为“x”。我期待它......

verilog system-verilog
回答 1 投票 1

具体案例从VHDL转换为Verilog

我习惯用VHDL编程，我想知道在Verilog中用VHDL进行某些类型操作的“最佳”方法。我想这些都可能是他们自己的专属问题，但我......

vhdl verilog
回答 1 投票 3
最新问题
© www.soinside.com 2019 - 2024. All rights reserved.