verilog 相关问题

Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。

如何在Chisel3中添加verilog综合指令？

例如，我需要确保寄存器数组与Block RAM合成，然后在Verilog中：reg [3：0] my_ram [255：0] / * synthesis syn_ramstyle = block_ram * /;如何编写类似的...

verilog chisel
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在RTL编码期间，哪些项目被考虑作为寄存器？

模块a（输入b;输出c;）//在规划框图中选择的寄存器//例如：屏蔽中断，超时寄存器结束模块

verilog register-transfer-level
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Verilog：总是@ *阻止不被触发

在下面显示的测试平台代码中，我观察到时钟信号clk没有按预期切换。时钟在时间5从低到高变化，但在此之后不会切换。 module tb（）; ...

verilog system-verilog
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verilog中{a，b} == 2'b10和a＆~b之间的差异

我刚刚开始学习verilog，我正在尝试创建一个找到序列1010的mealy机器，所以我写了这个：模块Find1010（输入clk，输入，输出reg out）; reg [1：0] st = 0; ...

verilog
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assume（）不适用于初始语句

对于https://i.imgur.com/NCUjYmr.png，为什么信号“reset”最初不会被假定为“1”？任何人都知道为什么假设不起作用？

verilog yosys
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Verilog - 如何否定数组？

注册[4：0]; reg inv_a [4：0]; assign inv_a = ~a; //这不起作用当我尝试使用上述语句的modelsim时，它会抛出：“对解压缩类型的非法操作”有人可以请指出如何...

verilog system-verilog
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xilinx布局约束在FPGA的四个角落实现设计

我想在FPGA的四个角落实现我的HDL设计。我怎样才能做到这一点？在ISE中合成我的HDL代码后，如何强制将我的设计放置在FPGA中？我可以使用FPGA编辑器吗？或计划......

constraints vhdl verilog fpga placement
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通过安装在服务器上的vivado在本地编程FPGA

我们在服务器上安装了vivado。但我想使用vivado（在服务器上）在位于我本地PC上的FPGA上编程一个位文件。我不知道怎么做。谢谢

verilog fpga
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在函数/任务范围中定义常量的最佳方法

在我的函数（或任务）中，我有一个仅在该方法中使用的常量字符串。定义它的最佳方法是什么（性能）：const static string stuff =“stuff”; const string stuff = ...

constants verilog system-verilog
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如果未设置某个宏，则阻止systemverilog编译

我正在编写systemverilog模块，我需要确保设置某个宏以允许继续编译。我已经尝试了下面的内容，但它只是给出语法错误“意外...

macros compilation verilog system-verilog hdl
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非法访问这个Sim的非静态方法

我在静态方法中得到错误Illegal来访问非静态方法foo。当我尝试使用vlog进行编译时，vcs让它通过而没有任何汗水。任何人都有如何解决这个问题。 ...

verilog fpga system-verilog
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Verilog禁用语句不工作但$完成工作，但它不可综合？

我想设计一个计数器，它计算到一些数字，让我们说它是3，为此，我编写了一个与“$ finish”配合使用而不是“禁用”的代码。我想用这个计数器进行合成......

verilog xilinx system-verilog hdl
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在Verilog中“未声明标识符”。有谁知道为什么我得到这个？

已经工作了一段时间来解决这个问题，但简短的搜索没有产生任何东西，Verilog语法指南似乎没有提供任何有用的信息。我正在编译这两个Verilog ......

verilog
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Verilog中的事件调度

我正在学习verilog分层事件队列。我对非活动事件有一点疑问。我知道他们是在所有活动事件都在当前完成后进行的......

verilog system-verilog
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如何在Verilog中将打包数组返回到localparam

我有一个Verilog localparam和一个声明为：localparam [7：0] someParam [0:15] = someFunc（8'h10）的函数; function [7：0] [15：0] someFunc（）;输入[7：0] some_input; someFunc [0] = 8'h00; ......

verilog
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SVA：SV断言期间的时钟门控

我有一个SV断言，它检查属性如下属性my_property; @（posedge clk）禁用iff（重置）$ rose（停止）## 0（（rx_prio）>（expec_prio））## [0：$] $ rose（rdy）| - > ## [1：100]（ ...

verilog system-verilog assertion uvm system-verilog-assertions
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消除未使用的位：创建具有不同尺寸的可合成多维数组

这是一个后续问题，我如何迭代地创建参数化大小的总线，以连接模块也迭代创建？答案太复杂，无法在评论中回答......

verilog system-verilog
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我如何在verilog中使用instentiated模块的输出？

这是10位的LSFR。我在verilog中使用了LSFR模块。你可以在下面的给定代码中看到。 LSFR的输出是当前状态。我想访问它的每个位。但我在这里......

verilog
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参数化功能错误

我正在尝试编写以下systemverilog代码，其中不同的参数可以用于函数，因此只需通过更改参数而不是使用...来重用相同的函数。

verilog system-verilog hdl modelsim
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第二个如果循环不在verilog中工作并生成锁存器。如何解决这些问题？

我是Verilog的新手。我尝试下面的代码将'task'调用到if循环中。语法是正确的。但是当我执行选择为010的行为模拟时，循环不起作用。输出是......

verilog
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