system-verilog 相关问题

SystemVerilog是基于Verilog扩展的统一硬件设计，规范和验证语言。

是否可以从通过 UVM_TESTNAME 传递的字符串动态创建 uvm 测试，然后用新创建的测试覆盖基本测试？

我有一个用例如下有一个基本测试需要大量 +args 来运行序列我不想为每个不同的 +args 组合编写单独的测试用例，但想运行测试

command-line-interface system-verilog uvm

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如何根据之前的参数生成参数

我最近从 VHDL 切换到 SystemVerilog，并且正在转换一些代码。我想根据 3 个参数生成一个局部参数数组：SZ、L、MAX。模块测试#( 参数...

verilog system-verilog verilator

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verilog 代码，用于查找具有 1000 个样本值的输入的单个最大值

我想找到一个具有 1000 个十进制值的输入信号的单个最大值，每个正时钟沿从存储器中读取一次。我做了以下粗略代码来查找最大值，但是......

verilog system-verilog

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verilator 中的阻塞和非阻塞赋值错误

我正在使用 verilator 测试 SystemVerilog 代码，如下所示。输出[31:0] data_out1; reg [31:0] data_out1; 总是 @(rst_b 或 addr1 或 data_in1 或 write_mask1) 开始如果（（写_ma...

verilog system-verilog verilator

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使用 SystemVerilog 接口和iverilog 时出错

我正在尝试为简单的 PISO 寄存器设计编写一个测试平台。在测试平台和设计中，我使用一个接口来封装所有进出设计的信号（使用用于 TB 的 modport ...

verilog system-verilog test-bench iverilog

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系统verilog中非连续GoTo重复运算符和非连续重复有什么区别？

我目前正在阅读 Ashok Mehta 的系统 Verilog 断言教科书。现在我遇到了一个疑问。我无法理解 -> 和 = 运算符之间有什么区别。即，非连续...

verilog system-verilog verification system-verilog-assertions vlsi

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图层模块输出显示 1 而不是 11

我是 SystemVerilog 新手，想编写一个模块来执行具有相应权重的输入的加权和。这是我的模块代码：模块层#(参数num_inps=2)(out, inps, ws,...

verilog system-verilog iverilog

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系统 verilog 中我的层模块出现问题

我是 System Verilog 的新手，想编写一个模块来执行具有相应权重的输入的加权和。这是我的模块代码模块层#(参数num_inps=2)(out, inps, ws,...

verilog system-verilog iverilog

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如何将SV中的reg转换为C中的等效值（DPI）

我看到以下编译问题。错误-[ICTTFC] 不兼容的复杂类型使用 $STEM/MemInstance.sv, 88 任务或函数调用中不兼容的复杂类型使用。以下表达...

system-verilog system-verilog-dpi

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启用覆盖组 SystemVerilog 的采样

我正在尝试对我的代码运行功能覆盖，但收到一条警告，指出 - 声明中提到的 covergroup 类型“LED_PANEL::CVG”(./design.sv:24) 的采样不是 e ...

verilog code-coverage system-verilog

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如何根据定义值有条件地声明变量？

我想声明一个变量，例如reg [7:0] foo。我希望 foo 根据定义值进行签名或未签名。如果 SIGNED 为 1，则表示已签名或未签名的声明。 `定义签名1 注册签名...

conditional-statements verilog system-verilog

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在 Verilog 中将输出分配给两个模块

在下面的Verilog代码中，我想将我的输出分配给两个模块，即two_input_checker和 Three_input_checker。但是当我如下所示直接分配它们时，会出现错误。模块

verilog system-verilog fpga hdl quartus

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在自动循环中使用 $readmemh 将不同文件加载到同一内存？

我正在从视频文件生成帧，然后从测试台中读取该帧。到目前为止我所做的是每次调用任务时使用不同的内存图像文件加载相同的内存“mem”，...

verilog system-verilog

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生成中的通用参数

我无法解决 Verilog 中的“无法绑定参数”错误。我有一个 2D 数组权重，其中包含一些使用 $readmemh 读入其中的值。我想然后实例化...

verilog system-verilog

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如何在字符串连接中添加特殊字符

我想将以下内容放入单个字符串变量中： cfg_hier = save("uvm_test_top.uvc_tb.env.dram(M)","registers.nw"); 我想要得到“uvm_test_top.uvc_tb.env.dram(M)&...

string concatenation system-verilog

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LED 发光/衰落的测试台问题不产生波形

我正在通过 fgpa4fun.com 学习一个简单的发光 LED 设计的很好的教程，但我无法让测试台输出 LED 的波形（它只是保持在值 X）。我正在使用 Zybo Z7

verilog simulation system-verilog vivado test-bench

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有什么方法可以将层次结构作为字符串转换为实际层次结构

我的需要是基于“lphy_duc_1cc0，lphy_duc_1cc1，lphy_duc_1cc3 .....等多次使用给定的层次结构，层次结构中的区别只是cc号。 reg_block.dl_lphy_duc_1cc0.dl_lphy.

system-verilog uvm

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有什么方法可以让我的模拟工具驱动错误，而不是在一个变量中错误地处理多个赋值？

据我所知，任何变量（包括wire和net）不能有多个赋值。（wire变量：允许连续赋值一次。reg变量：一个块中的一个过程赋值

verilog system-verilog

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系统verilog中浮点到二进制的转换

需要有关在系统verilog中将正/负浮点数转换为二进制格式的帮助。我有以下数字（尝试取 2 的补码，但不知何故没有得到正确的结果） -38.789062,-0.

system-verilog

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我无法得知哪两个分配驱动器相互冲突

我尝试制作一款可以计算时间的手表，因为clk的周期是一分钟。但是，我很难找到哪两个作业发生冲突。（我已经找了两天了，但是我...

verilog system-verilog

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