vivado 相关问题

Vivado®DesignSuite是Xilinx发布的用于使用FPGA器件进行设计的开发环境。

Vivado高级综合

至于Vivado如何验证设计可以说一般的矩阵乘法场景。如果目标FPGA板不可用，那么如何比较计算的速度比较......

c vivado synthesis

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Xilinx Vivado HLS中的pcap.h文件

我使用pcap.h头文件来解析Linux中的pcap文件。程序正确编译和解析数据包。但是，我想在FPGA上使用相同的逻辑，我正在使用...

xilinx libpcap vivado vivado-hls

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vivado hls循环展开是顺序的

我有一个完全连接的图层功能，我想在vivado HLS中并行化。如下面的代码所示，我关注的循环是'input_loop：'，我已经设置了一个指令来展开...

vivado

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有没有办法可以使用输入来确定时钟周期？

该程序需要能够向测试平台输出正弦波，其中输出信号的频率应由8位输入指定。我的理解是，我需要改变......

verilog clock vivado test-bench

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使用tcl脚本自动使用vivado gui

我正在使用vivado将固件加载到电路板中并进行一些测试。这是一个递归过程，我想自动化它。以下是我遵循的步骤：打开vivado gui打开硬件管理器......

automation tcl vivado

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在tcl中复制文件名（带通配符）

我正在尝试使用通配符复制文件，但未正确解释。 set projName [lindex $ argv 0] put“$ projName selected”set sysdefPath“$ projName / $ projName.runs / impl_1 / * .sysdef”...

tcl xilinx vivado

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VHDL包中的两种类型声明创建错误

我正在尝试使用Vivado为VHDL项目构建自制包，并且当我添加多个类型声明时出错。包TypeDef是类型IntCommand是（meW，meA，meO，meB）...

vhdl hdl vivado

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DDR3时钟xilinx MIG

我正在尝试从DDR3 ram读取和写入，连接到我的FPGA Artix-7。我正在使用MIG-7，在Vivado 2015.1中构建我的IP。 IP需要有两个输入时钟，参考时钟和系统时钟。一世 ...

memory ip clock vivado

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获取Rocket芯片来读取指令并执行它们？

从Rocket芯片中删除复位后，我希望它开始从内存中读取指令，但事实并非如此。 Vivado提供的ILA（集成逻辑分析仪）确实......

verilog cpu vivado rocket-chip

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在Vivado 2017.1中模拟VHDL 2008无约束阵列类型

我有以下类型类型VECTOR_ARRAY_TYPE是std_logic_vector的数组（自然范围<>）;我在我的实体中使用如下：实体mux是通用的（sel_width：positive：= 2; ...

vhdl fpga vivado

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错误“不允许对非注册结果进行程序性分配”

我收到错误[Synth 8-2576]不允许对非注册结果进行程序分配[“lpm_mult.v”：29]我做错了什么？ module lpm_mult（dataa，datab，// ...

verilog vivado

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Vivado错误：活动网表限制

最近，当我尝试合成我的设计时，我遇到了来自Vivado的相同错误：[Common 17-70] Application Exception：活动网表数超过限制（255）有人知道吗......

limit fpga vivado netlist

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如何在日志文件中获取所有使用的ID

我有一个包含多个ID的日志文件，如下所示：INFO：[Synth 8-3491]模块'IOBUF'声明在'C：/Xilinx/Vivado/2017.3/scripts/rt/data/unisim_comp.v:22655'绑定到实例'LED_tri_iobuf_7'......

regex bash grep vivado logfile-analysis

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Ufft示例编译

我想运行可从此链接免费获得的示例项目。它是一个简单的FFT库，不需要编译器。在其中，有一个示例c文件及其所需的头文件和.c ...

c compilation fft vivado

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在hdl模拟中不确定寄存器值

我正在尝试使用Vivado模拟AXI4（Full）主机。它应该在从属端写入以下值（在我的情况下，它将是我的zedboard PS中的一些寄存器）0x0000fe01 ...

verilog simulation fpga hdl vivado

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当我为测试项目创建Slack直方图时，为什么会得到“空结果”？我该如何解决？

我目前在vivado 2018.3.1工作，我必须为项目进行静态时序分析。为了保持我的进度保存，我创建了一个基本的Test_project来进行实验。我是一个 ...

vhdl histogram timing vivado

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