vhdl 相关问题

VHDL（VHSIC硬件描述语言）是一种用于电子设计的语言，用于描述FPGA（现场可编程门阵列）和IC（集成电路）等数字系统。

如何在vhdl中使用“+”操作？ [重复]

我写了一些代码，其中包含一个执行添加操作的过程。我使用“+”符号，编译器无法识别它。我知道vhdl不支持此符号，但我们的教授有...

compiler-errors vhdl quartus

回答 1 投票 0

在vhdl中创建1位ALU

以下问题是作业。我需要创建一个1位切片ALU，它可以在两个1位输入之间执行以下操作：和，或者，使用全加器添加，使用加法减法...

vhdl hierarchical quartus

回答 1 投票 1

有没有更好的方法来使用for循环？

我正在为（4位）的（128位）功率和分频器编写代码，以找到（4位）的（128位）功率的余数和（4位）的变量。我用重复添加找到第一个......

vhdl fpga

回答 1 投票 0

将长std_logic_vector与零进行比较

在模拟中，这是完美的。这是检查可合成代码的零的最佳方法。会产生什么资源？ signal vector_slv：std_logic_vector（2048 downto 0）; .....

vhdl

回答 4 投票 9

需要将Verilog graycode函数转换为vhdl

首先是Verilog：函数[ADDR_WIDTH-1：0] gray_conv;输入[ADDR_WIDTH-1：0];在[ADDR_WIDTH-1：1]中的[ADDR_WIDTH-2：0] ^中开始gray_conv = {in [ADDR_WIDTH-1]};最终功能......

vhdl

回答 1 投票 0

vhdl：warning：通用整数绑定必须是数字文字或属性

为什么以下代码在行上生成错误消息“vhdl：warning：universal integer bound必须是数字文字或属性”：“type mem_type is array（（2 ** ADDR_WIDTH）-1 downto）...

vhdl

回答 1 投票 2

GHDL模拟器：numeric_std-body.v93：NUMERIC_STD。“=”：检测到空参数，返回FALSE

我正在尝试使用GHDL模拟器模拟我的VHDL代码，模拟器从“numeric_std”库生成许多警告消息，我试图记住导致这些错误的原因以及如何...

vhdl

回答 3 投票 0

错误：索引名称不是整数

合成项目时出错了。我在这一行中有一个错误：axi_rdata <= patternCount（axi_awaddr（ADDR_LSB + OPT_MEM_ADDR_BITS downto ADDR_LSB））;我收到了这个错误：[Synth 8 -...

vhdl fpga

回答 1 投票 1

vhdl无法切片记录

我可以不记录一系列记录吗？我声明一个这样的记录：type mytype是record one：std_logic;二：std_logic;结束记录;类型mytypes是数组（自然范围<>）...

vhdl slice record

回答 2 投票 1

比较两个没有布尔逻辑的bit_vectors

假设我想用VHDL编写一个2位比较器。有一个向量a和向量b。比较像（a = b）这样的方法是这样的方法：库ieee;实体comp是端口（a，b：in ...

vhdl

回答 2 投票 1

如何在VHDL中初始化n位的变量？

所以基本上我试图在VHDL中使用2位N位输入，输出2 * N位进行乘法运算。我只是这种语言的初学者所以我试图制作一个简单的代码而不使用一些...

variables generics binary vhdl multiplication

回答 1 投票 0

ModelSim VHDL实时仿真时间估计

我想通过测试平台获得模型的VHDL仿真时间。我在ModelSim工作并且知道ModelSim的分析器支持性能分析，但它不是我想要的信息。 ...

vhdl modelsim

回答 2 投票 1

VHDL包中的两种类型声明创建错误

我正在尝试使用Vivado为VHDL项目构建自制包，并且当我添加多个类型声明时出错。包TypeDef是类型IntCommand是（meW，meA，meO，meB）...

vhdl hdl vivado

回答 1 投票 -1

在VHDL中运行并递增计数器

我需要设计VHDL来在七段显示器上运行计数器。三个输入是基于三个按钮的启动，停止和增量。开始将启动计数器，它将不会停止，直到...

counter vhdl increment

回答 1 投票 0

在VLSI中编译VHDL时出错

我在我的VLSI中创建一个CPU，从寄存器开始：库ieee;使用ieee.std_logic_1164.all;包类型是类型BYTE是std_logic的数组（7 downto 0）;结束类型; - 必须使用......

vhdl cpu vlsi

回答 1 投票 -1

VHDL相当于Verilog localparam

我在verilog模块中找到以下语句：localparam str2 =“Display Demo”，str2len = 16;在我看来，str2是一个字符串值，但我想知道如何在以下代码中处理它...

vhdl verilog

回答 1 投票 0

使用Case Statement的JK Flip Flop的VHDL程序

图书馆;使用ieee。 std_logic_1164.all;实体JKFF是PORT（j，k，clock：in std_logic; q，qbar：out std_logic）;结束JKFF; JKFF的架构行为是信号jk：std_logic_vector（1 downto 0）; ...

syntax vhdl ghdl

回答 1 投票 0

在SRFF终端的测试平台上显示错误“;预期而不是标识符

我在SR FF的测试平台中发现了这个错误。当我在终端中使用GHDL编译它时，它显示错误;期待而不是''我只是一个初学者，所以我找不到...

terminal vhdl test-bench flip-flop ghdl

回答 1 投票 1

忽略FPGA中FIFO输入数据的总体影响是什么？

我理解FIFO的操作，但我想我错过了它的实用性。当在FPGA中实现FIFO时，让我们说跨时钟域，似乎你经常......

vhdl verilog fpga fifo hdl

回答 2 投票 -1

VHDL触发器复位不同于0

是否有可能将触发器向量重置为与全0不同的值？类似于：PROCESS（clk）BEGIN IF RISING_EDGE（clk）那么如果rst ='1'那么ff＆...

initialization vhdl reset flip-flop

回答 2 投票 0

vhdl 相关问题

最新问题