vhdl 相关问题

VHDL（VHSIC硬件描述语言）是一种用于电子设计的语言，用于描述FPGA（现场可编程门阵列）和IC（集成电路）等数字系统。

要学习VHDL，我正在使用VHDL实现自己的自定义CPU。我正在实现内存映射IO，从用户代码的角度来看，它以相同的方式访问传统的RAM和各种I / O外设....

vhdl quartus

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我有一个包含大量整数的文件，它看起来像：123 254 360 700 800 900 1000 354 778 897 663 554 888 776 654 655 231 900 777 666 667 776 887 991 555 888 778 666 111 2232 444 545 667 .. ......

vhdl test-bench

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索引值0到8可能超出前缀范围1到8 - VHDL

在我的代码中我定义了这个向量：Data：in std_logic_vector（1到8）;所以我有一个0：7的输入，当它达到0时我解决了一个反问题。但我的合成器给了我这个警告：索引...

vhdl synthesizer

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如何在moduleEN - VHDL上设置值

我有这个代码：库IEEE;使用IEEE.std_logic_1164.all;实体Controller是端口（CLK：在std_logic中; OutENABLE：out std_logic_vector（2 downto 0）; ModuleRESET：在std_logic中; ...

vhdl counter

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使用VHDL / ModelSim中的配置规范

我正在尝试使用VHDL配置规范进行预设这应该是可能的，如IEEE1076-2008第7.3.2.1节所示，它给出了以下示例：实体AND_GATE是......

vhdl modelsim

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如何生成不同类型的组件

我有3种不同类型的组件。例如type0，type1和type2。它们都具有相同的端口但功能。我想使用像0,1和3这样的常量将相应的组件放入我的...

components vhdl

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FPGA：在同一过程中同时使用下降沿和上升沿

我是fpga＆vhdl新手..我的开发环境如下。 FPGA：Spartan 6 XC6SLX9编译器：ISE 14.04模拟器：Isim我正在制作一个简单的计数器，但有些东西我可以'...

vhdl fpga spartan

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在HPS FPGA Avalon存储器映射接口中写入第3个案例时出错

我需要通过avalon内存映射接口将count_x 32位数据传送到HPS。第一和第二个案件工作得很好。我得到了HPS的数据。但在第三种情况下WHEN'2'=> avs_s0_readdata <= count_x（31 ...

arm vhdl fpga intel-fpga soc

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需要在vhdl中计算常量名称

我有一个常量对象列表，如下所示。他们是记录类型。我正在尝试运行一个循环，我可以逐个访问所有这些循环。有人可以建议一种方法吗？类型...

vhdl

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信号“计数器和担架”不匹配计数

我的代码vhdl代码中存在这种小的不匹配。我正在使用时钟计数器做一个信号担架。基本上我把外部信号作为“开始”，在我与2 ff同步之后......

vhdl counter

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VHDL中的过程永远不会返回值

我有一个永远不会返回值的过程。程序gen_start_impulse（信号rising_signal：输出std_logic;信号carier_clk：in ...

vhdl procedure

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VHDL中的单词时间

我是VHDL的新手。有一条线，如下所示：常数TIME_DELTA：时间：= 100 ns;这个词的时间是什么？数据类型是否与整数一样？当我在互联网上搜索VHDL帮助时，......

vhdl

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VHDL报告语句被忽略

要学习VHDL，我正在使用VHDL实现自己的自定义CPU。厌倦了手动编写操作码位模式，我想创建非常简单的“汇编程序”来创建位模式。这是当前......

vhdl quartus

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hdl中的管道多路复用器

我正在做一些简单的测试来评估流水线时数字电路中时钟速度的增加。我使用2 5to1和1 2to1管道10to1 mux。我从fpga获得了一些时钟速度提升......

vhdl fpga mux

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VHDL微处理器/微控制器

我正在学习在Xilinx（VHDL）上编写代码。接下来，我想制作一个简单的微处理器/微控制器，并在此过程中了解切片组件。所以我的目标是尝试编码8位...

controller vhdl processor xilinx microprocessors

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Specman-simulator同步问题？

我正在使用Cadence的以太网eVC，其中代理的监视器被点击以下信号：。 ____________ _____ .clk _____ | | __________________ | 。 ...

vhdl specman uvm e cadence

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在Vivado 2017.1中模拟VHDL 2008无约束阵列类型

我有以下类型类型VECTOR_ARRAY_TYPE是std_logic_vector的数组（自然范围<>）;我在我的实体中使用如下：实体mux是通用的（sel_width：positive：= 2; ...

vhdl fpga vivado

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在vhdl编码中hdl编译器错误解决

新的vhdl并不确定如何解决我在尝试运行synthesize hdlcompiler 37时收到的这些错误：unsigned不能用于此表达式hdlcompiler 1731：“=”无法确定...

vhdl

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VHDL：如何处理函数返回的无约束数组作为实体端口的输入？

我正在尝试编写一些相当通用的VHDL代码，但我遇到了一个我不太了解标准的情况。（我正在使用VHDL-2008。）我编写了一个可以运行的函数...

vhdl

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VHDL中数据类型转换与位数组操作的成本有多高？

在VHDL中，如果你想增加一个表示实数的std_logic_vector，我会遇到一些选项。 1）使用类型转换数据类型转换函数来更改std_logic ...

vhdl fpga

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