system-verilog 相关问题

SystemVerilog是基于Verilog扩展的统一硬件设计，规范和验证语言。

为什么功能不能延迟？

Verilog和VHDL都禁止功能延迟。此外，任务/过程不能具有返回值。这意味着代码如下：if（my_function（arg）> 0）begin（...）end必须替换为...

vhdl verilog system-verilog

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在systemverilog中的模块中使用struct数据类型

我需要在SystemVerilog的模块中使用struct数据类型。该结构的某些成员包含一个数组。我收到错误“不兼容的复杂类型赋值”。我有以下结构......

verilog system-verilog

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使用增量值在System Verilog中定义Coverage Bin

我正在尝试使用systemverilog为大覆盖区域定义覆盖范围。例如，我想定义一个覆盖bin，从24'h000000开始，结束于24'h001ff0，并递增24'...

code-coverage system-verilog bins function-coverage

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在always_ff块内调用的任务内部阻止分配的行为

在网上找到了这个问题的答案，但我还没有找到答案。我已经有一个SystemVerilog项目，我已经在...中实现了一个循环缓冲区

verilog system-verilog hdl

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ovm打印机投射错误

我想打印出ovm_sequence_item中使用的结构。由于结构很长，我计划使用tbl_printer.knobs.value_width = 100覆盖表打印机旋钮;这是代码......

system-verilog uvm

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在系统verilog接口内声明的包

是否可以在SystemVerilog接口内定义包？示例：interface my_ifc（）;包a;逻辑复位;逻辑clk_usb; endpackage logic Rwn; ...

interface packages system-verilog

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value_p的分配结构与VPI vpi_put_value（）一起使用

我正在使用VPI实现Verilog“force”和“release”，以便可以从C例程调用它们。要将值强制为向量网，我需要为value_p创建一个s_vpi_vecval数组。一世 ...

verilog system-verilog vpi

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在UVM中连接显示器和记分板

我正在构建UVM测试平台以验证简单的设计。我了解到记分板通常在代理商之外。我希望我的记分牌在代理内部，因为我只有一个代理...

system-verilog uvm

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Verilog：如何实例化模块

如果我有一个Verilog模块'top'和一个verilog模块'子组件'，我如何在顶部实例化子组件？ top：模块顶部（输入clk，输入rst_n，输入使能，...

verilog system-verilog

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如何在systemverilog中定义接口的输入和输出

这里我有一个简单的例子。模块A（o，clk，rst，i）;输出o;输入i，clk，rst; ... endmodule，下面是一个接口类定义。 interface my_if（输入位clk）;逻辑o，......

system-verilog

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在System Verilog中计算浮点值的e ^ x？

我正在构建一个在FPGA上运行的神经网络，最后一个难题是在硬件中运行sigmoid函数。这是：1 /（1 + e ^ -x）或（atan（x）+ 1）/ 2不幸的是，x ...

neural-network verilog fpga system-verilog sigmoid

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什么时候断言“禁用iff”值？

对于这段代码，我看到两个断言都失败了。似乎禁用iff（值）的时间晚于表达式本身。有人可以解释一下吗。 module tb（）; reg clk = 1;总是＃5 clk =！clk; ...

system-verilog system-verilog-assertions

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使用fgetc读取的文件最后添加了FF

我正在使用fgetc读取文件。文件读取以偏移量开始。最后我看到8'hFF附加在文件末尾。我期待文件中有6个字节，但看到7个字节。我不知道为什么这是...

system-verilog fgetc

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是否有办法在ovm_agent上运行uvm_sequences？

我们正在将结核病迁移到UVM。我正在研究将使用UVM验证的第一个IP。我必须找出是否有可能在SOC中重用我的uvm_sequences仍然在OVM中...

system-verilog uvm

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（vlog-2110）非法引用网络“START”。 “A”“B”

为什么这个错误？我不明白，START，A和B是在敏感列表中声明的。代码是测试平台中的一个程序。设计是一个multipli。 START，A和B是我设计的信号，我......

system-verilog

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SystemVerilog中未压缩数组元素的单独绑定

在可综合的SystemC中，我可以单独绑定端口向量的每个元素：SC_MODULE（子模块）{sc_vector > SC_NAMED（in_vec，3）; }; SC_MODULE（上）{...

verilog system-verilog

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为什么非法引用网络“portA”

为什么我收到此错误？当我尝试为inout导线分配值时。我该如何解决这个问题？模块测试（portA，enable，InNotOut）输入使能，InNotOut; inout portA;总是@（启用）......

verilog system-verilog

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如何为一位随机变量定义约束？

在我的情况下，如果某个位的值为“1”，那么我的约束对“1”的权重会更高，如果该位为“0”，那么我的约束对于“0”将具有更高的权重。如何约束呢？我得到了......

constraints system-verilog

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如何获得具有相似名称的层次结构信号？

假设在我的测试平台上，我有以下信号top.module0.expect top.module1.expect yes，我们现在使用相同的模块实例化module0 / 1，在函数get_expect_sig（int module_idx）中（module_idx ...

verilog system-verilog

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使用管道将信息从系统verilog Testbench传递到C ++程序

我希望能够通过管道将System Verilog testbench中的信息传递给c ++程序。有没有办法实现这一点。

verilog system-verilog modelsim

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