vhdl 相关问题

如何在VHDL中从数组中删除元素

如何在VHDL中通过索引从数组中删除元素？ ROM_Array 类型是 std_logic_vector(31 downto 0) 的数组（0 到 2）； 信号操作数：ROM_Array:= (0=>b"1100000010000000000000000000...

Vhdl 堆栈跟踪

是否可以在VHDL中获取堆栈跟踪信息？就像 Java 或类似的东西一样： Thread.currentThread().getStackTrace(); 如果有办法，那么如何将其打印到文件而不是打印到co...

如何强制信号，使释放后值改变？

出于测试目的，我使用 VHDL 功能力。 这会改变信号的当前值。 然而，这种变化只会在施加力时持续，除非通常控制

在VHDL中顺序更新信号

我是一名正在寻找 VHDL 知识的学生。我知道VHDL是一种并发语言。我了解到您可以使用流程语句按顺序更新信号。 ...

VHDL 波形中的字符串

如何打印VHDL波形中的字符串？ -> 就像这里

两个按钮控制信号

我正在尝试在 Quartus 中编写一个 VHDL 代码，当我按下演示板上的按钮 1 时，它会打开蜂鸣器，而当我按下按钮 2 时，它会关闭蜂鸣器。但是，它对按钮 2 没有反应。它编译时没有呃...

带有两个按钮VHDL的控制信号

我正在尝试在 Quartus 中编写一个 VHDL 代码，当我按下 demobord 上的按钮 1 时，它会打开蜂鸣器，而当我按下按钮 2 时，它会关闭蜂鸣器。但它对按钮 2 没有反应。它编译没有错误，...

VHDL 中的元素数组乘法

如何将两个数组按元素相乘。 在Matlab中，我可以做 a[1:6] = b[2:7] .* b[1:6] 我努力了 calc_imag(5 到 7) <= i_real(5 to 7) * i_real(6 to 8); but it doesn't seem to work

为什么我的四位乘法器在测试时会进入无限循环？

当我尝试通过 Vivado 2022.2 中的模拟对其进行测试时，下面代码中描述的四位乘法器进入无限循环。乘法器的实现是“Shift-and-Add

尝试追踪模拟中“X”位的来源

环顾四周，逻辑中“X”位最常见的来源似乎是由于信号的多个驱动器造成的。据我所知，我的代码中没有针对任何信号的多个驱动程序。我用的是

Xilinx 迭代错误：循环已迭代 64 次。使用“set -loop_iteration_limit XX”迭代更多

我想用以下代码描述一个二进制到bcd转换器： `IEEE 图书馆； 使用 IEEE.STD_LOGIC_1164.ALL； 使用 IEEE.NUMERIC_STD.ALL； 实体主要是 港口 （ BIN ：在 STD_LOGIC_VECTOR 中（7 降到 0）；...

VHDL 数组解析与包定义中的通用值

我将在包中定义一个数组类型，以便我可以将其用作输出值。 该数组的长度取决于通用值。 我在组件声明之前的行中尝试过......

如何比较 VHDL 中的数组？

我在比较 VHDL 中的数组时遇到问题， 在 SysVerilog 语言中这很容易，但我找不到任何解决我的问题的方法，你能帮助我吗？ 据说使用其他的是违法的...

在带有变量的函数中使用shift_left()

我正在尝试在我正在编写的模块中实现 shift_left() 函数，以对两个 32 位浮点数求和。我无法调用函数来停止生成红色波浪线。 请注意...

加载design modelsim PE学生版10.4时出错

我正在创建一个名为 alpha 的新项目，然后创建一个新文件 test.vhd。 IEEE 图书馆； 使用 ieee.std_logic_1164.all； 实体 d_latch 是 港口（ data_in：在std_logic中； data_out：输出std_logic；

检查 std_logic_vector 是否连续

假设我有一个任意的std_logic_vector，我需要确保如果它包含一个，那么所有的都聚集在一起。所以 第1111章 0011 => 正确 第0110章 第1011章 我

从 VHDL 文本文件中读取位时问号意味着什么？

我使用 VIVADO 作为我的模拟器。我正在尝试读取一个非常简单的输入文件，该文件有 2 列、时间和我要设置的位的值。这是输入文件： 104 我们 1 108 我们 0 116 我们...

尝试对 VHDL 项目使用符号扩展并收到错误 10500

所以我试图在我的整个文件中用VHDL实现单周期MIPS处理器我试图签署扩展其中一行但是我收到错误10500（错误（10500）：VHDL语法错误在

带有数组插入的时钟程序 VHDL

我正在尝试为我的测试平台构建一个程序，每个时钟周期从外部 FIFO 读取数据并将数据插入测试平台的内部数组中。 我的目标是为专业人士...

4 位幅度比较器 VHDL

我必须在VHDL中制作一个4位幅度比较器，只有并发语句（没有if/else或case/when）。 IEEE 图书馆； 使用 IEEE.STD_LOGIC_1164.ALL； 实体练习是 端口（A：在