vhdl 相关问题

VHDL Case/When：多个案例，单个子句

在一个过程中，我有这样的事情： 案例资源 当“00”=> Y <= A; WHEN "01" => Y <= A; WHEN "10" => Y <= B; WHEN "11" => Y <= C; WHEN OTHERS => Y &...

VHDL 抛出“Type of aggregate cannot be determined without context”问题

我是 VHDL 的新手，在实习期间我想实现一个数据序列化程序；所以该块将一个字节长的数据作为输入，它将其存储在一个内部信号中，然后在每个上升沿...

在 VHDL 中设计处理器并遇到一些问题

想请教各位。我的一项大学作业是设计处理器的构建块。所以在记忆阶段，我们创建一个有 2 个输入的 ram，ALU_MEM_Addr ...

Vivado VHDL 闩锁移除

我正在使用 VHDL 和 Vivado 作为一种时钟滤波器，当输入 i_start 给出并保持活动状态时，它一次从 i_w 通道读取一位，将其转换为来自 whi 的内存地址...

条目的输出作为另一个条目的输入。时钟分频器进入 MOD5 计数器

这是我的 clkdiv26 代码： 实体 clkdiv26 是 港口（ 时钟：在标准逻辑中； q2、q1、q0：输出标准逻辑）； 结束 clkdiv26； clkdiv26 IS 的架构计数 信号 qd :

如何在 VHDL 中将 inout 端口分配给内部信号，反之亦然？

我有一个 VHDL 代码 `图书馆 IEEE； 实体奴隶是 端口 ( clk : 在 STD_LOGIC 中； 首先：在 STD_LOGIC 中； Pdata_0：输入输出 STD_LOGIC； Pdata_1：输入输出

VHDL 中的冒泡排序不会排序

如果输入数组是（4,3,2,1），输出数组在（4,2,4,1）和输入之间振荡。 这是我的代码。我在 VIVADO 工作，语言为 VHDL。我想在 Xilinx Artix-7 Basys Dillig 上实现它...

如何在VHDL中高效地相加几个二进制数？

我试着用谷歌搜索这个，但每个结果都显示常规的 std_logic 实现我有点迷路了。我的教授分配了这个任务，要求将二进制数添加为输入 A 和 B。有没有人有经验...

Verilog 到 VHDL 的转换

我在 Verilog 中有以下代码，我试图将其转换为 VHDL。 验证码： always@(posedge iGO 或 negedge iRST) 开始 我先来） go_zh <= 0; else beg...

如何缩小 BRAM 数据宽度？

我有一个BRAM，数据宽度为512Bit，深度为32768。 如何在不更改 BRAM 的情况下以可以写入深度为 262144 的 64 位数据的方式对其进行缩放？ 相反，数据是“

VHDL错误案例语句的编译问题

我创建了一个项目，但我无法修复它 首先使用图 3 中描述的界面实现图 4 中描述的代码锁的简单版本。使用三进程模板

使用 VHDL 为 MIPS 处理器设计寄存器文件？

我正在使用 VHDL 设计 MIPS 处理器。在写操作中我遇到了错误，我无法真正理解它的内容。我已经设计了一个 MUX 32*1 , Decoder 5*32 ...

如何修复“找到运算符 + 的‘0’定义无法确定 + 的精确重载匹配定义”？

一直在尝试在 vhdl 中执行我的测试台，但错误“找到运算符 + 的‘0’定义无法确定 + 的精确重载匹配定义”一直显示。 图书馆 IEEE； 使用 IEEE。

Xilinx VCU108 HDMI 控制器 HPD 引脚问题

您好，我有一个关于安装在 VCU108 板上的 HDMI 芯片的问题。在VCU108的用户指南中，图1-19显示了ADV7511 HDMI芯片与VCU108的连接。如图所示，HPD...

现在流行的自定进度的 FPGA/嵌入式系统课程有哪些？

我在学校的时候，我买了一个 FPGA，我们学习了基础知识，并逐步学习更复杂的设计。该板是旧的 Diligent Nexys 板。大量的按钮/开关/接口......

需要帮助在 VHDL 中构建 ALU

我已经为此苦苦思索了两个星期，但一直无法弄清楚。 [图片 1](https://i.stack.imgur.com/AjTFZ.jpg) [图 2](https://i.stack.imgur.com/qysmB.jpg) [图 3](

VHDL仿真器Vivado Xilinx的正确使用方法

我正在 Vivado 中运行 VHDL 仿真。 当我运行它时，它运行到最后并且工作正常。 但是，我得到了错误 FATAL_ERROR：达到迭代限制 9999999。可能的零延迟振荡器...

实体在用作组件时不起作用

基本上，标题。 我的 Memory 实体在直接使用时可以正常工作，但是在用作组件时它什么也不做，也没有错误。 记忆： 图书馆 ieee； 使用 ieee.std_logic_11...

需要有关计数器电路的 vhdl 代码的帮助

所以我还在学习VHDL Coding。到目前为止，我已经完成了许多单文件设计。这次我正在做一个需要 Hierachy/Components 的电路。我正在努力为此完成代码。任何帮助

合成器能否在编译时注意故意的“Z”？

在 Verilog 中，我有一个输入端口，我想将其设为可选。它是微体系结构的起始引脚。如果用户不想手动驱动启动引脚，模块将使用自己的