verilog 相关问题

Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。

关键字“Const”在数据类型结构中不起作用

我正在尝试创建一个包含一些常量数据类型的结构。当我试图编译它时它抛出一个错误。我们不能在结构中使用 const 吗？类型定义结构{ const 位 ...

data-structures struct verilog system-verilog

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移位寄存器控制信号，在仿真中有效，在FPGA中无效

我需要创建用于加载 7 位移位寄存器的控制信号。当 Rb（读取信号）为高电平时，移位寄存器的操作是这样的，随着时钟的每个上升沿，它移动 i...

verilog fpga modelsim shift-register

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$signed 系统任务不适用于乘法和加法

主要模块； reg [5:0] 结果； reg [3:0] a = -1; 注册 [3:0] b = 3; 初始开始结果 = 0；结果 = 结果 + $signed(a)*$signed(b); $display("%d", r...

verilog

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Verilog I2C 主模块似乎将 SDA 设置为双向，但在发送 cmd 后无法获得任何响应 [关闭]

我正在尝试通过 DE1-SOC 板与 HTU21D(F) 湿度和温度传感器通信。传感器位于分线板上，分线板上有用于 i2c 的上拉电阻。最接近的匹配...

verilog fpga i2c intel-fpga

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如何在Verilog中制作移位器以基于三个开关输出多个变量？

所有代码都与 HAWK_main 链接，我的问题是我位于 HAWK_Controller 中的 shift_out 除了 Z 之外不会输出任何内容。我认为这导致我的比特流无法生成。变速杆是

verilog fpga xilinx system-design circuit

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Vivado为什么认为我在双驱这个网？

接下来是对信号 q 的 100% 赋值。它是一个简单的 FSM 中的输出过程。总是@(posedge clk) 开始如果 (rst == 1'b1) 开始 q <= 1'b0; end else begin ...

verilog fpga vivado

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Verilog 输入到 Wire

我正在尝试在我的 Altera DE2 板上用 Verilog 制作一个时钟。截至目前，我可以使用触发器作为时钟从 00:00:00 计数到 23:59:59。现在我需要能够将 Switches 设置为某个值，比如 ...

verilog system-verilog

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生成块中的计算逻辑

我正在尝试在具有不同层次时钟的生成块中实例化一个简单模块，但我面临这个问题： Error-[SE] Syntax error Following verilog 源代码有语法错误：...

verilog system-verilog

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覆盖生成for循环中的参数变量

我正在尝试运行生成循环，并且参数变量必须在每次迭代时相应地更新。在这里，我在生成循环中 defparam 来更新变量，但它不起作用 //verilog代码...

verilog

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在 Verilog 中将两个 24 位数字相乘

我正在尝试编写将两个 24 位数字相乘并得到 32 位数字的代码。我曾尝试使用这种逐位的方法来做到这一点，但我认为出了点问题。这是我的代码：重新...

verilog multiplication

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在生成循环中递增整数变量

我正在尝试在 Verilog 中运行生成循环，错误提示：原始输出连接必须是标量网络。 //32 位计数器的 verilog 代码，使用带生成的反向进位传播

verilog

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带有异步复位的寄存器文件在 OpenLane 上出现设置冲突错误

我正在尝试在 OpenLane 上运行具有异步低电平有效复位的寄存器文件代码，但出现此错误： [ERROR]：在典型角的设计中存在设置违规。请参考...

verilog ubuntu-20.04 riscv

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在 Verilog 中创建可以存储实数值的数组

谁能告诉我如何创建一个可以在 Verilog 中存储实数值的数组？我尝试了以下方法，但没有用：真实 [31:0] in1_table [0:256];

arrays verilog system-verilog

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Verilator仿真（C++）中修改SystemVerilog模块参数值

是否可以从用 C++ 编写的测试平台修改经过验证的 SystemVerilog 的参数。例如，考虑下面的模块。模块 my_module #( 参数宽度 = 16 ) ( 我...

verilog system-verilog verilator

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代码中的问题是什么？它不是在 quartus prime 中生成状态图

https://github.com/snehabiswas28/bus-interface/blob/main/control.v 此代码未按预期生成状态图。

verilog system-verilog modelsim quartus xilinx-ise

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Verilog 中的补码减法

输入[7:0]被减数；输入[7:0]减数；输出[7:0]差值；电线 inv_subtrahend_7; 电线 inv_subtrahend_6; 电线 inv_subtrahend_5; 电线 inv_subtrahend_4; 电线 inv_subtrahend_3; 电线

verilog subtraction twos-complement

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在输出上只获得高阻

我正在设计一个带有三态缓冲器的简单总线。我的缓冲区工作正常，但在我的设计中，无论选择是 1 还是 0，我都只能得到 8'bZZZZZZZZ 输出。这是我正在处理的设计：我在这里...

verilog system-verilog hdl

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使用三元运算符而不是 if-else 语句重置触发器

我想知道是否可以用三元运算符替换触发器重置以最小化行数并提高可读性。下面的RTL在仿真和综合上有同样的效果吗？

verilog system-verilog synthesis register-transfer-level

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Verilog 到 VHDL 的转换

我在 Verilog 中有以下代码，我试图将其转换为 VHDL。验证码： always@(posedge iGO 或 negedge iRST) 开始我先来） go_zh <= 0; else beg...

verilog vhdl

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LHS 或 RHS 指定的时间延迟有什么区别？

a = #5 b; #5 a = b; 以上两种说法有什么区别吗？

verilog system-verilog

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