verilog 相关问题

Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。

我有信号信号。这可能会在多个时钟周期内保持高位。我想创建一个脉冲，该脉冲应该在信号为高电平时切换尽可能多的时钟周期。那是每次我的...

verilog system-verilog fpga

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添加行 number_of_lines 后 <= ram[0], Vivado won't synthesize a BRAM component. Instead I got a LUT scheme. module bram3 (clka,clkb,ena,enb,wea,web,addra,dia,dib,doa,dob,rst); ...

verilog xilinx vivado synthesis zynq

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vivado 不会合成 bram，而是创建 LUT

模块bram3（clka、clkb、ena、enb、wea、web、addra、dia、dib、doa、dob、rst）；输入 clka,clkb,ena,enb,wea,web,rst; 输入[11:0]阿德拉；输入[63:0] dia,dib; 输出[63:0] ...

verilog xilinx vivado zynq

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这两个verilog代码有什么区别？

我见过两种处理标志信号或控制信号的代码风格。一些 FPGAers 喜欢下面的代码风格。总是@(posege clk)开始如果（第一个）开始旗帜 <= 0; end

verilog

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UVM 只创建顶层？ [关闭]

UVM新手需要您的帮助。环境：VCS-2018.06 uvm-1.1d ubuntu-18.06 当我参考MENTOR的代码通过uvm验证mgc_uart ip时，发现总是出现Null object access的错误

verilog system-verilog uvm

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Verilog HDL 中基于按钮的双向 4 位计数器

我正在尝试编写控制4位计数器（LED）的Verilog HDL程序。按“key0”递增计数器，按“key1”递减计数器。按键具有反转逻辑，因此活动状态为 l...

verilog counter fpga quartus intel-fpga

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分配的引脚状态与配置模式冲突，无法分配给端口

我使用的是lattice LFE5U-25F，我想将数据写入Winbond flash（启动后在用户模式下写入数据）。我从电子表格视图 -> 全局首选项启用了 MASTER_SPI_PORT。根据...

verilog vhdl fpga lattice-diamond

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Vivado linter：信号“out_reg”的推断锁存器

我是 Verilog 新手。我想编写一个简单的模块来进行时钟分频而不使用 PLL。该模块被命名为“uart_brg”，因为我计划稍后在 uart 模块中使用它来进行练习......

verilog vivado synthesis

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UVM基本结构

我是设计验证的初学者。我只是想知道为什么几乎类使用下面的代码。 uvm_test_top 类扩展了 uvm_test； `uvm_component_utils（uvm_test_top） uvm_test_top tst_top 有趣...

verilog system-verilog uvm

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FIFO 缓冲区，Verilog，无法分配给未解析的线

我正在为 fifo 缓冲区制作一个 verilog 代码。我写了测试台，但它不起作用，并给我带来了这些错误： full 无法分配给未解析的电线。空无法分配给未解析的电线。

verilog hdl

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处理 SystemVerilog 包中的参数化

SystemVerilog 添加了包来为通用代码片段（函数、类型、常量等）提供命名空间。但是由于包没有被实例化，它们不能被参数化，所以处理

verilog system-verilog

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ModelSim 中出现奇怪的错误但 Quartus 中没有？

我在quartus上做一个Verilog项目，在做分析综合的时候quartus没有给我报错。相反，当我尝试在 ModelSim 上编译文件时，它给了我以下...

verilog modelsim

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In testing 2 input or gate (cocotb) with for asynchronous data transfer using ready and enable signals, input value is always 'z' and output is 'x'?

我正在测试一个 DUT，它是一个双输入或门，使用 ready 和 enable 信号在 coco tb 和 verilog 中进行异步数据传输。当我运行这个测试时，我面临以下问题： ...

python verilog verification test-bench cocotb

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使用verilog制作ALU

我是Verilog的大一新生，不会通过语言做出简单的代码。错误代码让我很不安。帮助！！错误代码 ALU.v:27: 警告：@* 未发现敏感信息，因此它永远不会触发...

verilog

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在使用就绪和启用信号使用异步数据传输接口测试两个输入或门（在cocotb中）时，就绪值始终为“x”？

我正在测试一个 DUT，它是一个双输入或门，使用 ready 和 enable 信号在 coco tb 和 verilog 中进行异步数据传输。当我运行这个测试时，就绪信号的值总是 x...

python unit-testing verilog verification cocotb

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为什么最后一个赋值语句没有更新 inout 端口值？

为什么最后一个赋值语句没有将值 temp_sum 更新为 sum？在模拟器中，它显示 temp_sum 值为 30，但 30 未更新为总和。请注意，此处的 sum 用作 inout。

verilog system-verilog

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关键字“Const”在数据类型结构中不起作用

我正在尝试创建一个包含一些常量数据类型的结构。当我试图编译它时它抛出一个错误。我们不能在结构中使用 const 吗？类型定义结构{ const 位 ...

data-structures struct verilog system-verilog

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移位寄存器控制信号，在仿真中有效，在FPGA中无效

我需要创建用于加载 7 位移位寄存器的控制信号。当 Rb（读取信号）为高电平时，移位寄存器的操作是这样的，随着时钟的每个上升沿，它移动 i...

verilog fpga modelsim shift-register

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$signed 系统任务不适用于乘法和加法

主要模块； reg [5:0] 结果； reg [3:0] a = -1; 注册 [3:0] b = 3; 初始开始结果 = 0；结果 = 结果 + $signed(a)*$signed(b); $display("%d", r...

verilog

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Verilog I2C 主模块似乎将 SDA 设置为双向，但在发送 cmd 后无法获得任何响应 [关闭]

我正在尝试通过 DE1-SOC 板与 HTU21D(F) 湿度和温度传感器通信。传感器位于分线板上，分线板上有用于 i2c 的上拉电阻。最接近的匹配...

verilog fpga i2c intel-fpga

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