Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。
Verilog 将文件中的值存储为常量，并将它们用于生成块中的模块实例化
我目前正在尝试实现一个由 N 个抽头组成的冷杉滤波器。我已经编写了单次点击的代码，并希望在顶部模块中生成 N 个单次点击。 模块冷杉 #( 参数
我是使用 UVM RAL 的初学者。我正在尝试使用 UVM_BACKDOOR 通过 DUT 寄存器进行访问。我认为这不需要适配器和预测器。我这样想也许是错误的。 下面是我的代码
我正在使用 SystemVerilog 在 FPGA 上实现最大池模块。每个字的长度为 64 位，输入数据为 28 x 28 个字的网格（即 28x28 像素的图像）。过滤器尺寸为2...
verilog 模式 AUTOARG 是否支持发布系统 verilog 封装类型的端口？ 当我尝试这样做时我意识到： `包含“something_pkg.sv” 模块某些东西（/*AUTOA...
我想输出到一个七段显示器，这样当按下按钮时，显示某一段上的字母，当打开开关时，显示整个单词...
我正在尝试系统verilog代码，并且有一个锁存推断，这是asic流程的错误。 m_f1=m1[10]?(m1[9:1]):(m1[8:0]); e=m1[10]?(e+1):e; m_f = m_f1; 这里的错误或闩锁推断...
我正在尝试在系统verilog中制作内存，只有当我想直接写入内存时才能合成它。 这是一个有效的代码： 模块顶部（ 输入逻辑clk_i， ...
在 Verilog 中初始化大型数字滤波器系数的最佳方法是什么？
我正在尝试用verilog制作一个可综合的滤波器。我在文本文件中有定点滤波器系数。我正在寻找一种优雅且可扩展的方式来传递这些滤波器系数。 ...
我正在尝试在英特尔的 Quartus Prime 上编写一个简单的 Verilog 模块和测试平台，并在 Questa FPGA 模拟器上检查它的波形。 该代码基本上有一个时钟和一个 4 位计数器。 ...
car_parking_system。我在模拟程序时遇到问题。这是描述停车场系统的程序
我的程序有问题。当密码==2'b10或2'b01时，我的程序状态为WRONG_PASS。但是当我更改密码==2'b11时，状态不是RIGHT_PASS。直到WRONG_PASS .请他...
在指令存储器中，我们需要内部存储器来存储指令。我们需要定义一个 2D 数组存储 64 条指令，每条指令 4 字节（32 位）。因此，将指令存储器定义为...
我在 Verilog 中有一个基于这篇文章的 FIFO 实现：http://www.sunburst-design.com/papers/CummingsSNUG2002SJ_FIFO1.pdf 将此 FIFO 用作 CDC FIFO 时，读取侧...
我试图将字符串作为参数传递给模块并收到此错误： 无法绑定变量 模块 dut #(参数字符串 CONFIG_FILE) （ 输入逻辑时钟 ）； 终端模块 模块主； 地点...
如果我想声明一个全为 128 位的向量，这些方法中哪一种总是正确的？ 线[127:0] mywire; 分配 mywire = 128'b1; 分配 mywire = {128{1'b1}}; 分配 mywire = 128'
使用相同vivado block ram IP的模拟矛盾[已解决]
感谢@ImGroot，问题已经解决。 当我尝试在两个不同的测试平台中测试我的定制 Vivado block ram IP 时，得到了矛盾的结果。 内存配置 生成的ram...
使用相同的vivado block ram IP进行模拟矛盾
当我尝试在两个不同的测试平台中测试我的定制 Vivado block ram IP 时，得到了矛盾的结果。 内存配置 生成的内存是一块16x255 True Dual Port Ram（端口A...
我正在使用 ICE40 和 Verilog 进行设计，并正在寻找一个可用于在上电时重置状态的信号。 FPGA 和 ICE40 是否提供特定的内置上电复位 (POR) 信号或...
我正在使用 Icarus verilog 来模拟相当复杂的设计。我发现在极少数情况下，我的模拟会“卡住”，即时钟不再滴答作响，并且没有任何信号出现......
我正在尝试在 System Verilog 中对宏进行字符串化，以便我可以在字符串中使用它进行打印。 我创建了一个 STRINGIFY 宏： `定义 STRINGIFY(x) `"x`" 正如这里所建议的： 如何从...创建字符串