verilog 相关问题

Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。

我正在尝试使用 SymbiYosys 验证用 verilog 编写的非常简单的状态机。它失败了，我无法弄清楚我做错了什么，并且需要一些帮助来解决它。 ...

verilog formal-verification yosys

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我正在尝试在 Quartus II 中运行此 Verilog 代码，但由于 for 它不起作用。模块 verilog_qs( 输入线时钟，输入线 [10:0] in1, in2, in3, in4, in5, in6, in7, in8, in9, in...

verilog quicksort quartus

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移位和相加乘法器的 Verilog 代码

大家好，我创建了一个 Shift - And - Add 乘数。我很困惑为什么我的输出是错误的并且总是在 85。是测试台的问题吗？顺便说一句，它正在工作。新1.v `定义...

verilog iverilog

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任务中使用非阻塞的Systemverilog问题

当我在任务中使用非阻塞（如下例）时，第8个时钟周期的output_data将为X，我该如何解决这个问题？逻辑[7:0]output_data=0；初始开始重复（8）@（posege时钟）；开车...

verilog system-verilog

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如何在 Verilator 中仅编译更改的文件？

我使用 Verilator 来编译和模拟我的设计。整个编译和模拟需要很长时间。由于我正在测试一项功能，因此每次我只更改设计中的一个模块。我想知道是否

compilation verilog register-transfer-level verilator

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矩阵乘法测试台产生不一致的结果

我正在使用iverilog编译以下矩阵乘法代码和测试平台： `时间刻度 1ns / 1ps 模块测试台(); // 测试平台参数参数m1=2；参数n1=2；参数...

verilog system-verilog iverilog

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4 位 ALU SLT 运算

我不明白如何在由 1 位 ALU 组成的 4 位纹波 ALU 中创建 SLT 指令。我不知道在 1 位 ALU 的 2'b11 中放入什么以及如何将它们连接在一起......

verilog

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如何将组合代码连接到模块的接口modport？

我的顶级 SystemVerilog 模块中有一个实例 (rd_blk)，它有一个接口 modport (sec_rd)。我需要暂时将其连接到组合代码，但我很难出现

verilog system-verilog synthesis

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如何将组合代码连接到模块的接口端口？

我的顶级 SystemVerilog 模块中有一个实例 (rd_blk)，它有一个接口端口 (sec_rd)。我需要暂时将其连接到组合代码，但我很难出现......

verilog system-verilog synthesis

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Verilog 桶形移位器

我想在verilog中创建一个64位桶形移位器（暂时向右旋转）。我想知道是否有一种方法可以在不写 65 部分案例陈述的情况下做到这一点？有没有办法写一些简单的c...

rotation verilog bit-shift shift case-statement

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使用 MicroBlaze 进行设计的实例化块 RAM 数量多于器件容量。考虑瞄准不同的部分

我有一个使用Xilinx部件的设计：XC7A100T（FGG484ABX21），环境：WIN10 19043.1348，VIVADO 2018.3。根据数据表：https://www.xilinx.com/content/dam/xilinx/support/

verilog vivado

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在always和assign语句中使用三元运算符有区别吗？

我知道三元运算符可以在always语句和赋值语句中使用。在always语句中，是否有可能在综合或编译过程中出现问题时

verilog vivado

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Verilog - 创建一个计时器来计算秒数

我正在使用 FPGA (BEMICROMAX10) 创建一个使用面包板上七段显示器的数字时钟，但在让秒数准确计数为 1 秒时遇到问题。时钟系统输入我是

verilog hdl

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如何将这个多项式乘法算法部署到verilog

我正在尝试将 GF(2m) 二进制多项式乘法代码从 python 代码迁移到 Verilog ef bit_to_list(t, n): #从int到二进制列表 S = [0 表示 i 在范围 (n) 内] 我=-1 同时...

verilog

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FSM 中的多个模块及其工作原理？

我是 Verilog 新手，我尝试根据 Robertson 的程序为乘法器制作 FSM 我测试了每个模块并且它们可以工作，但我似乎无法理解它们如何在 FSM 中一起工作这里...

verilog

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始终阻止并不总是在事件时触发

我正在使用 Xilinx Vivado 2023.2（在 Windows 11 上）。以下代码应该计算输入信号的峰峰值和平均值。由于未知原因，Vivado 模拟器跳过了 l...

verilog system-verilog vivado

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如何在vivado中同一个周期写入12个地址并且仍然被识别为BRAM

这是原代码，被合成为BRAM 模块 RAM_IMAGINARY (clk, we, en, addr, di, doout); 输入时钟；输入我们；输入 en; 输入[7:0]地址；输入[15:0]di；输出[15:0]dout；逻辑...

verilog system-verilog fpga vivado

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Verilog 混合布尔和位运算符

这个结构在 verilog 中会做什么？ z= a && (b[1:0]=0) && c 在哪里一条电线 c:[3:0] 线 z:[3:0] 线看起来像是布尔运算和按位运算的混合？

verilog

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找不到 .vcd 文件错误，但我使用了 $dump 代码

我一直尝试在EDA游乐场打开EPWave，它总是返回错误：找不到 *.vcd 文件。 EPWave 将无法打开。你用过吗 '$dumpfile("转储.vcd"); $dumpvars;'? 我有...

verilog system-verilog iverilog edaplayground

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如何在综合verilog中包含时间延迟？

我正在尝试用verilog编写可综合的代码，其中我需要包含几秒钟的时间延迟。我已经使用#delay 进行了模拟，但这对于合成器来说是不可接受的。 ...

verilog timedelay

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