hdl 相关问题

HDL是一种硬件描述语言，一种用于设计芯片的编程语言。两个主要的是Verilog和VHDL。

用 HDL 实现时序芯片

我被要求设计一个具有 6 个输入（𝑓1、𝑓0、A、B、C、D）和 3 个输出（E、F、G）的电路。电路的功能由输入𝑓1 和𝑓0 中的两个决定。最主要的是启用...

cpu-architecture processor hdl circuit

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为输入二进制数计算 1 的 VERILOG 设计不断给我结果 1 而不是正确的计数

EDA 游乐场链接：https://edaplayground.com/x/PQVx 这是该算法的状态表有人可以帮我调试这个 verilog 设计吗？我检查了我的逻辑并检查了所有内容。然而，simu...

verilog hdl

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hdl 数组是从左到右还是从右到左？

我有 sel = in[2]。假设 sel 是 01，sel[0] = 0 或 1，我很困惑它是从左到右还是从右到左。这是 nand2tetris 课程，现在我使用从左到右作为 0-i，

indexing logic hdl nand2tetris

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移位寄存器在Verilog HDL中不工作

我想在Verilog HDL中设计一个64位的Shift寄存器但当我用测试台测试代码时，所有的位都是0。我不知道我哪里做错了。这是我的代码和测试台...。

verilog hdl shift-register

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是否可以在Modelsim中接收和计算时间？

是否可以在Modelsim中接收和计算时间？例如，我想复位一个传感器。传感器复位需要一个逻辑 "1 "在60μs内，所以我的代码发送它。我需要捕捉信号，在...

vhdl fpga hdl modelsim test-bench

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使用gEDA和iVerilog的Verilog测试平台代码。

我的任务是编写一个简单的2-4解码器，然后显示可能的结果和波形。我使用的是gEDA套件和Icarus Verilog (iVerilog)作为编译器，GTKWave作为 ...

verilog hdl icarus

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在Verilog中使用SR翻转模块创建JK翻转模块。

我写了SR Latch、SR Flip Flop（通过实例化SR Latch模块）、JK Flip Flop（通过实例化SR Latch模块）的verilog模块。我使用的是Xilinx Vivado 2019版，用于...

verilog hdl flip-flop

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在verilog HDL中，我的语句显示为XXXXX而不是默认值。

我想模拟一个3位数的7segment LED阵列所以我输入了一个常量输入(在这种情况下是1,2,3... )，是二进制的，然后把它变成二进制编码的十进制，然后把它放在... ...

verilog fpga hdl iverilog

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Quartus不允许在Verilog中使用Generate块。

很简单的问题。给出以下代码：模块main( output reg [1:0][DATA_WIDTH-1:0] dOut，输入线[1:0][DATA_WIDTH-1:0] dIn，输入线[1:0][ADDR_WIDTH-1:0] addr， ...

verilog fpga hdl quartus intel-fpga

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if(rdy)和if(rdy==1)的区别？

这两者之间有什么区别吗？我刚刚在一个项目的一些代码中把if(rdy)改成了if(rdy == 1)，突然间输出的表现完全不同。假设rdy是一个1位的reg ...

syntax verilog hdl

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如何在Chisel中正确定义输出Reg？

你可能知道Verilog中的 "输出寄存器", 非常有用的功能. 但是在Chisel中我找不到类似的功能。当我需要寄存器输出时，我应该这样做： package filter import chisel3._ ....

hdl chisel register-transfer-level

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如何修复不恢复分界线输出中的X？

模块div(x,y,quotient,remaxinder); 参数M=4; 参数N=4; 输入[M-1:0]x; 输入[N-1:0]y; 输出[N-1:0]quotient; 输出[M-1:0]...。

verilog hdl

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这2个计数器有什么区别？

如果这两个语句在一个always_ff @(posedge clk) if(~Intf.DataFull) begin rWrPageCntr <= ... 的内部，这两个语句有什么区别？

verilog system-verilog hdl

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Verilog仲裁器电路未产生预期的输出

我有一个仲裁器模块，设置如下：//在此处编写您的设计模块仲裁器＃（参数WIDTH = 3）（输入clk，rst，输入[WIDTH-1：0]输入，输出reg [WIDTH-1： 0] out）; ...

verilog hdl test-bench

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这两个计数器有什么区别？

如果这两个语句位于always_ff @（posedge clk）if（〜Intf.DataFull）begin rWrPageCntr <= rWrPageCntr-1中，这之间的区别是什么？结束vs rWrPageCntr ...

verilog system-verilog hdl

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VHDL“此处不允许使用非共享变量声明”

我有此代码本质上计算2数字库IEEE的mod；使用ieee.numeric_bit.all;实体resto是端口（时钟，复位：以位； inicio：以位； fim：...

vhdl hdl ghdl

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System Verilog有什么区别：

如果这两个语句位于always_ff @（posedge clk）if（〜Intf.DataFull）begin rWrPageCntr <= ...

verilog system-verilog hdl

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如何将X固定在非还原分频器输出中？

我设计了一个分频器，但是结果是错误的。 div（x，y，商，余数）模块;参数M = 4;参数N = 4;输入[M-1：0] x;输入[N-1：0] y;输出[N-1：0]商；输出[M-1：0] ...

verilog hdl

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？使用===或<=

[当我们使用输入reg [7：0] ast时，f_out; ast === f_out; ast <= ast + 8'b00000001;对于那些“ ===和<=”操作，是否发生了任何时间延迟？编辑：我认为有些小...

verilog hdl

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如何在Chisel HDL中创建C / C ++预处理程序样式宏？

我正在将Verilog项目重写为Chisel HDL。该项目具有几个解耦的子组件，例如（例如ex.v，mem.v或wb.v），以及一个名为defines.v的配置文件，该文件“包含在...

scala macros verilog hdl chisel

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